JP6117747B2 - 信号伝送回路 - Google Patents

Description

本発明は、有線通信においてリンギングを抑制する技術に関する。

一般に、有線通信では、データのハイ／ロウの切り替わりの立ち上がりおよび立ち下がりエッジでリンギングによる波形歪みが生じる。例えば、車載ＬＡＮのＣＡＮ通信では、特に、レセッシブ送信時に、出力端がハイインピーダンスとなるため、大きなリンギングが発生し易くなる。そして、ビット判定タイミングまでに、ビットのハイ／ロウを判定する閾値電圧以上または以下にまで信号レベルが収束しないと、ビット誤判定を引き起こす原因となる。従って、リンギングの発生状況によって、通信システムの配索規模（ノード数、配線長、分岐数など）や通信速度が制限されることになる。

このようなリンギングを抑制するため、伝送線路の信号レベルの切り替わりを検知し、一定期間だけ伝送線路のインピーダンスを低下させることによって、リンギングを抑制する技術が知られている（特許文献１参照）。

特開２０１２−２５７２０５号公報

しかしながら従来技術では、伝送線路を低インピーダンスに保持する期間を、ビット判定タイミングより前で切りあげる必要があるため、リンギングを十分に抑制することができないという問題があった。即ち、伝送線路が低インピーダンスである場合、ドミナントの信号レベルを十分に発生させることができない可能性があり、ビット誤判定を引き起こす原因となるからである。

特に、ＣＡＮの通信フレームにおいて、データ領域だけ通信速度を速めるＣＡＮＦＤ（フレキシブルデータレート対応のＣＡＮ）では、データ領域での１ビット幅がより短くなることにより、低インピーダンスに設定できる期間が更に短くなるため、リンギング抑制効果が更に低下してしまうという問題があった。

本発明は、こうした問題に鑑みてなされたものであり、伝送線路を低インピーダンスに設定することで得られるリンギング抑制効果を、より向上させる技術を提供することを目的とする。

本発明の信号伝送回路は、トランシーバと、インピーダンス調整回路と、第１制御回路と、第２制御回路とを備える。トランシーバは、送信データを符号化して伝送線路に送出すると共に、伝送線路から取り込んだ信号を復号して受信データを生成する。インピーダンス調整回路は、一対の信号線間に抵抗分を接続した低インピーダンス状態および抵抗分を切り離した通常状態を実現する。第１制御回路は、伝送線路上の信号レベルの変化を検出すると、１ビット幅より短く設定された一定期間だけ、低インピーダンス状態となるようにインピーダンス調整回路を制御する。第２制御回路は、送信データと受信データとの比較から調停勝ちを検出すると、その調停勝ちした通信フレームの送信が終了するまでの間、伝送線路上の信号レベルがレセッシブとなる全期間について低インピーダンス状態となるように、送信データに従ってインピーダンス調整回路を制御する。

このような構成によれば、第１制御回路による制御によって従来技術と同等の効果を得ることができる。更に、第２制御回路による制御によって、自回路が送信する通信フレームが調停勝ちした場合には、伝送線路上の信号レベルがレセッシブとなる全期間について伝送線路を低インピーダンスに設定することができるため、リンギング抑制効果を最大限に引き出すことができる。即ち、調停勝ちした場合は、自身が送信したレセッシブがドミナントに書き換えられることがなく、しかも、伝送線路上の信号レベルがレセッシブとなる期間を、送信データから特定することができるため、その全期間に渡って低インピーダンス状態となるようにインピーダンス調整回路を制御することができるのである。

特に、ＣＡＮでは、データ領域の送受信時は常に第２制御回路によってインピーダンス調整回路が制御されることになるため、データ領域のみ高速化するＣＡＮＦＤでも、最大限にリンギング抑制効果を発揮させることができる。

なお、特許請求の範囲に記載した括弧内の符号は、一つの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、本発明の技術的範囲を限定するものではない。

第１実施形態の信号伝送回路の構成を示すブロック図である。 第２制御回路の構成を示すブロック図である。 計時回路の構成を示すブロック図である。 調停勝ちした場合の動作を例示するタイミング図である。 調停負けした場合の動作を例示するタイミング図である。 信号伝送回路の効果を示す差動信号の波形図であり、（ａ）は標準ビットレートのアービトレーションフィールドおよび高ビットレートのデータフィールドを同じ時間スケールで示し、（ｂ）はデータフィールドのみを拡大して示したものである。 第２実施形態のインピーダンス調整回路の構成を示す回路図である。 インピーダンス調整回路の他の構成例を示す回路図である。

以下に本発明が適用された実施形態について、図面を用いて説明する。
［１．第１実施形態］
［１．１．全体構成］
図１に示す信号伝送回路１は、ＣＡＮコントローラ１０から供給される送信データＴＸを差動信号に符号化して伝送線路１１に出力すると共に、伝送線路１１から取り込んだ差動信号を受信データＲＸに復号してＣＡＮコントローラ１０に供給する。

ＣＡＮコントローラ１０は、周知のＣＡＮプロトコルに従って、通信フレーム（送信データＴＸ／受信データＲＸ）を送受信する。当然、自装置の送信中に調停負けを検知した場合は、直ちに送信を中止する機能を有する。但し、ＣＡＮコントローラ１０は、通信フレーム中で通信速度を変化させる、いわゆるＣＡＮＦＤを実現する。具体的には、図４，図５に示すように、通信フレームのＳＯＦ、アービトレーションフィールド、コントロールフィールドの前半、ＡＣＫフィールド、ＥＯＦは通常ビットレート（例えば１Ｍｂｐｓ）で通信し、コントロールフィールドの後半、データフィールド、ＣＲＣフィールドは、高ビットレート（例えば２Ｍｂｐｓ）で通信する。

図１に戻り、伝送線路１１は、一対の信号線ＣＡＮ−Ｈ，ＣＡＮ−Ｌからなり、ＣＡＮで規定された差動信号を伝送する。なお、両信号線ＣＡＮ−Ｈ，ＣＡＮ−Ｌの電位差が閾値以下である場合をレセッシブ、閾値より大きい場合をドミナントと称する。例えば、信号線ＣＡＮ−Ｈは、レセッシブの場合に２．５Ｖ、ドミナントの場合に３．５Ｖ以上となるように駆動され、信号線ＣＡＮ−Ｌは、レセッシブの場合に２．５Ｖ、ドミナントの場合に１．５Ｖ以下となるように駆動される。

［１．２信号伝送回路］
信号伝送回路１は、ＣＡＮトランシーバ２、第１制御回路３、第２制御回路４、インピーダンス調整回路５を備える。

［１．２．１．ＣＡＮトランシーバ］
ＣＡＮトランシーバ２は、送信データＴＸから差動信号への符号化、差動信号から受信データＲＸへの復号を行う周知のものである。なお、送信データＴＸおよび受信データＲＸの信号レベルと差動信号とは、１とレセッシブ、０とドミナントがそれぞれ対応関係にある。また、伝送線路１１の差動信号は、伝送線路１１に接続された複数のＣＡＮトランシーバ２が、すべてレセッシブを出力している場合はレセッシブとなり、いずれか一つでもドミナントを出力している場合はドミナントとなる。

［１．２．２．第１制御回路］
第１制御回路３は、伝送線路１１上の差動信号を監視し、ドミナントからレセッシブへの変化を検出すると、一定期間の間ハイレベルとなる第１制御信号Ｃ１を生成する。なお一定期間は、ビット境界からビットの信号レベルを判定するサンプリングポイントまでの期間（例えば１ビットの３／４）に基づき、その期間より短く設定されている。なお、第１制御回路３は、例えば、上述の特許文献１に記載されているものを用いることができる。また、一定期間は伝送速度に応じて可変設定される。

［１．２．３．第２制御回路］
第２制御回路４は、図２に示すように、リセット信号生成部４１、ＥＯＦ検知部４２、データ領域開始検知部４３、調停勝ち検知部４４、出力部４５を備える。

リセット信号生成部４１は、抵抗器４１１、コンデンサ４１２、反転回路（ＮＯＴ回路）４１３を備える。ＮＯＴ回路４１３は、その入力端が抵抗器４１１を介して電源（５Ｖ）に接続されると共に、コンデンサ４１２を介して接地されている。そして、ＮＯＴ回路４１３の出力がリセット信号Ｒｅｓｅｔとなる。つまり、リセット信号生成部４１は、電源が投入されてから、コンデンサ４１２の両端電圧がＮＯＴ回路４１３の閾値電圧を超えるまでの間ハイレベルとなるリセット信号Ｒｅｓｅｔを出力する。

ＥＯＦ検知部４２は、ＮＯＴ回路４２１、ＯＲ回路４２２、計時回路４２３、ラッチ回路４２４を備える。ＮＯＴ回路４２１は受信データＲＸの信号レベルを反転させる。計時回路４２３は、ＮＯＴ回路４２１の出力がハイレベル（受信データＲＸがロウレベル／ドミナント）の時に内部状態がリセットされ出力がロウレベルとなる。また、計時回路４２３は、ＮＯＴ回路４２１の出力がロウレベル（受信データＲＸがハイレベル／レセッシブ）である状態が、通常ビットレートで７ビット幅以上継続した場合に、出力がハイレベルとなる。ＯＲ回路４２２は、ＮＯＴ回路４２１の出力とリセット信号Ｒｅｓｅｔを入力とし、受信データＲＸがロウレベルまたはリセット信号Ｒｅｓｅｔがハイレベルの時に出力がハイレベルとなる。ラッチ回路４２４は、ＯＲ回路４２２の出力がハイレベルの時にリセットされ、計時回路４２３の出力がロウレベルからハイレベルに変化した時に、ロウレベルからハイレベルに変化するＥＯＦ検知信号ＥＯＦ＿Ｏを出力する。つまり、ＥＯＦ検知信号ＥＯＦ＿Ｏは、受信データＲＸのハイレベル（レセッシブ）が７ビット以上連続して検出された場合、即ち、通信フレームの終了を表すＥＯＦが検知された場合にハイレベルに変化し、その後、受信データＲＸのロウレベル、即ち、通信フレームの先頭を表すＳＯＦが検知されるとロウレベルに変化する（図４，図５参照）。

データ領域開始検知部４３は、ＮＯＴ回路４３１、論理積回路（ＡＮＤ回路）４３２、ＯＲ回路４３３、ラッチ回路４３４、計時回路４３５を備える。ＮＯＴ回路４３１は送信データＴＸを反転させる。ＡＮＤ回路４３２は、ＮＯＴ回路４３１の出力およびＥＯＦ検知信号ＥＯＦ＿Ｏがいずれもハイレベルの時に出力がハイレベルに変化する。ＯＲ回路４３３は、リセット信号Ｒｅｓｅｔおよび計時回路４３５の出力のいずれかがハイレベルの時に出力がハイレベルとなる。ラッチ回路４３４は、ＯＲ回路４３３の出力がハイレベルの時にリセットされ、リセット時には出力がハイレベルとなる。また、ラッチ回路４３４は、ＡＮＤ回路４３２の出力がロウレベルからハイレベルに変化すると、出力がロウレベルに変化する。以下では、ラッチ回路４３４の出力を基準時間信号ＳＴＤ＿Ｏと称する。計時回路４３５は、基準時間信号ＳＴＤ＿Ｏがハイレベルの時に内部状態がリセットされ出力がロウレベルとなる。また、計時回路４３５は、基準時間信号ＳＴＤ＿Ｏがロウレベルに変化した後、即ち、ＳＯＦが検知された後、通常ビットレートで１４ビット幅に相当する時間が経過すると出力がハイレベルに変化する。なお、計時回路４３５の出力がハイレベルに変化すると、ラッチ回路４３４がリセットされ、これに伴い、基準時間信号ＳＴＤ＿Ｏはハイレベルに変化し、計時回路４３５の出力がロウレベルに変化する（図４，図５参照）。つまり、計時回路４３５が出力するハイレベルはパルス状となる。この計時回路４３５の出力が示すタイミングを、以下では、調停結果判定タイミングと称する。

調停勝ち検知部４４は、遅延補償回路４４１、排他的論理和回路（ＸＯＲ回路）４４２、ＯＲ回路４４３，４４４、計時回路４４５、ラッチ回路４４６を備える。遅延補償回路４４１は、送信データＴＸに対して受信データＲＸが遅れることから、両データのタイミングを一致させるために、送信データＴＸを遅延させて出力する。ＸＯＲ回路４４２は、遅延させた送信データＴＸと受信データＲＸとが不一致である場合、即ち、自装置が送信中であり且つ調停負けした場合、または自装置が送信に成功してＡＣＫが返された場合に出力がハイレベルとなる。ＯＲ回路４４３は、基準時間信号ＳＴＤ＿ＯおよびＸＯＲ回路４４２の出力がいずれもロウレベルの時に出力がロウレベルとなり、それ以外では出力がハイレベルとなる。計時回路４４５は、ＯＲ回路４４３の出力がハイレベルの時、内部状態がリセットされ出力がロウレベルとなる。また、計時回路４４５は、ＯＲ回路４４３の出力がロウレベルに変化した後、そのロウレベルが通常ビットレートで１４ビット幅に相当する時間以上継続すると、出力がハイレベルに変化する。即ち、計時回路４４５は、基準時間信号ＳＴＤ＿Ｏがロウレベルである期間（ＳＯＦが検知されてからデータ領域の開始が検知されるまでの間）だけ有効に動作し、その期間の間、調停勝ちし続けた場合に出力がハイレベルに変化する。ＯＲ回路４４４は、リセット信号ＲｅｓｅｔおよびＸＯＲ回路４４２の出力のいずれかがハイレベルの時に出力がハイレベルとなる。ラッチ回路４４６は、ＯＲ回路４４４の出力がハイレベルの時にリセットされ、リセット時には出力がロウレベルとなる。また、ラッチ回路４４６は、計時回路４３５の出力がロウレベルからハイレベルに変化するタイミング、即ち調停結果判定タイミングで、計時回路４４５の出力をラッチして出力する。つまり、ラッチ回路４４６は、自装置が送信を行い且つ調停勝ちした場合に、調停結果判定タイミングからＡＣＫが検知されるまでの間ハイレベルとなる許可信号ＥＮを出力する。

出力部４５は、許可信号ＥＮおよび送信データＴＸがいずれもハイレベルの時に出力がハイレベルとなるＡＮＤ回路により構成され、このＡＮＤ回路の出力が第２制御信号Ｃ２となる。つまり、制御信号Ｃ２は、許可信号ＥＮがロウレベルである間はロウレベルに保持され、許可信号ＥＮがハイレベルである間は送信データＴＸと同じものとなる。

ここで、計時回路４２３，４４５，４３５の詳細について説明する。これらはいずれも同様の構成を有しているため、以下では、特に区別しない場合は、計時回路８と表記する。

計時回路８は、図３に示すように、定電流回路８１、コンデンサ８２、放電回路８３、コンパレータ８４を備える。定電流回路８１は、予め設定された一定電流でコンデンサ８２を充電する。放電回路８３は、計時回路８への入力信号がハイレベルの時に、コンデンサ８２の両端を短絡して充電電荷を放電する。コンパレータ８４は、コンデンサ８２の両端電圧を予め設定された閾値Ｖrefiと比較し、両端電圧が閾値Ｖrefiより大きい場合に出力がハイレベルとなる。このコンパレータ８４の出力が計時回路８の出力となる。なお、閾値Ｖrefiは、計測対象となる時間の長さ、定電流回路８１が流す一定電流の大きさ、コンデンサ８２の容量に応じて適宜設定される。ここでは、計時回路４２３の閾値をＶref1、計時回路４４５の閾値をＶref2、計時回路４３５の閾値をＶref3とする。

［１．２．４．第２制御回路の動作］
第２制御回路４の動作を、図４，図５を用いて説明する。
図４，図５に示すように、ＥＯＦ検知部４２において、計時回路４２３のコンデンサ電圧は、受信データＲＸがハイレベル（レセッシブ）である間、一定の割合で増大し、受信データＲＸがロウレベル（ドミナント）になるとリセット（ゼロクリア）される。そして、リセットされることなく、標準ビットレートで７ビット幅分の時間が経過すると、コンデンサ電圧が閾値Ｖref1を超えることによって、ＥＯＦ検知信号ＥＯＦ＿Ｏがハイレベルに変化する。つまり、ＣＡＮの規定上、通信フレーム中ではＥＯＦ以外にレセッシブが７ビット以上連続することはないため、このような方法によってＥＯＦを検出することができる。

データ領域開始検知部４３において、基準時間信号ＳＴＤ＿Ｏは、ＥＯＦ検出後のバスアイドル状態の時にはハイレベルであり、その後ＳＯＦが検出されるとロウレベルに変化する。計時回路４３５のコンデンサ電圧は、基準時間信号ＳＴＤ＿Ｏがロウレベルの間、一定の割合で増大し、基準時間信号ＳＴＤ＿Ｏがハイレベルになるとリセットされる。基準時間信号ＳＴＤ＿Ｏがハイレベルからロウレベルに変化してから、標準ビットレートで１４ビット幅分の時間が経過すると、コンデンサ電圧が閾値Ｖref2に達することによって、計時回路４３５の出力がハイレベルに変化し、それによって基準時間信号ＳＴＤ＿Ｏがハイレベルに変化する。これにより、ＳＯＦから１４ビット幅分の期間だけ、ロウレベルとなる基準時間信号ＳＴＤ＿Ｏが生成されることになる。

調停勝ち検知部４４において、計時回路４４５には、基準時間信号ＳＴＤ＿Ｏと送信データＴＸおよび受信データＲＸが不一致である場合にハイレベルとなる一致信号との論理和が入力される。計時回路４４５のコンデンサ電圧は、入力信号がロウレベルの間、一定の割合で増大し、入力信号がハイレベルになるとリセットされる。

但し、計時回路４４５の入力信号は、自装置が調停勝ちした場合、図４に示すように、基準時間信号ＳＴＤ＿Ｏと同じものとなる。計時回路４４５のコンデンサ電圧は、入力信号がロウレベルの間に、閾値Ｖref3に達することによって、計時回路４４５の出力がハイレベルに変化し、その結果、許可信号ＥＮもハイレベルに変化する。この許可信号ＥＮは、ＡＣＫが検知されるとロウレベルに変化する。

一方、計時回路４４５の入力信号は、自装置が調停負けした場合、図５に示すように、基準信号ＳＴＤ＿Ｏがロウレベルの間であっても、送信データＴＸと受信データＲＸとの不一致が検出された区間がハイレベルとなり、その都度、計時回路４４５のコンデンサ電圧をリセットする。これにより、計時回路４４５のコンデンサ電圧は、基準時間開始信号ＳＴＤ＿Ｏがロウレベルからハイレベルに変化するタイミングで、閾値Ｖref3に達することができず、その結果、許可信号ＥＮはロウレベルに保持される。

［１．２．５．インピーダンス調整回路］
インピーダンス調整回路５は、図１に示すように、抵抗器５１、スイッチ５２、ＯＲ回路５３を備える。抵抗器５１は、一端が信号線ＣＡＮ−Ｈに接続され、他端がスイッチ５２を介して信号線ＣＡＮ−Ｌに接続されている。ＯＲ回路５３は、第１制御回路３が出力する第１制御信号Ｃ１および第２制御回路４が出力する第２制御信号Ｃ２を入力とし、両信号Ｃ１，Ｃ２のいずれかがハイレベルの時に出力がハイレベルとなる。このＯＲ回路５３の出力がハイレベルの時に、スイッチ５２がオンすることによって、伝送線路１１が低インピーダンスの状態となる。

［１．３．全体動作］
ＣＡＮコントローラ１０が送信データＴＸを出力していない場合、第２制御信号Ｃ２は常にロウレベルとなるため、スイッチ５２は第１制御信号Ｃ１に従って動作する。つまり、伝送線路１１上の差動信号がドミナントからレセッシブに変化した時に、１ビット幅より短い一定期間だけスイッチ５２がオンし、伝送線路１１が低インピーダンス状態に保持される。

ＣＡＮコントローラ１０が送信データＴＸを出力している場合、調停負けした時は、第２制御信号Ｃ２は常にロウレベルとなり、上述の送信データＴＸを出力していない場合と同様に動作する。一方、調停勝ちした時は、第２制御信号Ｃ２は、データ領域開始タイミングからＡＣＫ受信タイミングまでの間、送信データＴＸと同じ信号レベルとなる。つまり、この間は、伝送線路１１上の差動信号がレセッシブとなる全期間についてスイッチ５２がオンし、伝送線路１１が低インピーダンス状態に保持される。

［１．４．効果］
以上説明したように、信号伝送回路１では、第１制御回路３による制御によって従来技術と同等の効果を得ることができる。また、信号伝送回路１では、第２制御回路４による制御によって、自ノードのＣＡＮコントローラ１０が送信データＴＸを出力し且つ調停勝ちした場合には、伝送線路１１上の信号レベルがレセッシブとなる全期間について伝送線路１１が低インピーダンスに設定されるため、リンギング抑制効果を最大限に引き出すことができる（図６参照）。即ち、調停勝ちした場合は、自ノードから出力されたレセッシブがドミナントに書き換えられることがなく、しかも、伝送線路１１上の信号レベルがレセッシブとなる期間を、送信データＴＸから特定することができるため、その全期間に渡って伝送線路１１が低インピーダンスに設定されるようにインピーダンス調整回路５を制御することができるのである。

［２．第２実施形態］
第２実施形態は、基本的な構成は第１実施形態と同様であるため、共通する構成については説明を省略し、相違点を中心に説明する。

［２．１．構成］
本実施形態ではインピーダンス調整回路５ａが第１実施形態のものとは異なるだけであるため、この相違する構成について説明する。

図７に示すように、本実施形態におけるインピーダンス調整回路５ａは、第１実施形態のインピーダンス調整回路５と比較すると、ＯＲ回路５３が省略され、代わりに、抵抗器５４，５６、およびフォトカプラ５５が設けられている。但し、スイッチ５２は、第１制御信号Ｃ１に従ってオンオフ制御される。

抵抗器５４は、一端が信号線ＣＡＮ−Ｈに接続され、他端がフォトカプラ５５のフォトトランジスタを介して信号線ＣＡＮ−Ｌに接続されている。フォトカプラ５５のフォトダイオードは、アノードに第２制御信号Ｃ２が印加され、カソードが抵抗器５６を介して接地されている。

インピーダンス調整回路５ａでは、第１制御信号Ｃ１がハイレベルの時に信号線ＣＡＮ−Ｈ，ＣＡＮ−Ｌ間に抵抗器５１が接続され、第２制御信号Ｃ２がハイレベルの時に信号線ＣＡＮ−Ｈ，ＣＡＮ−Ｌ間に抵抗器５４が接続され、伝送線路１１のインピーダンスを低下させる。

［２．２．効果］
本実施形態によれば、前述した第１実施形態の場合と同様の効果を得ることができる。
［３．他の実施形態］
以上、本発明の実施形態について説明したが、本発明は、上記実施形態に限定されることなく、種々の形態を採り得る。

（１）上記実施形態では、インピーダンス調整回路５，５ａを用いているが、これに限定されるものではなく、インピーダンス調整回路５，５ａの代わりに、図８（ａ）〜（ｃ）に示すインピーダンス調整回路５ｂ〜５ｃを用いてもよい。なお、インピーダンス調整回路５ｂ〜５ｃは、抵抗器５１の代わりにＭＯＳトランジスタのオン抵抗を利用するものである。

図８（ａ）に示すインピーダンス調整回路５ｂは、ＮＭＯＳトランジスタ６１、抵抗器６２、スイッチ６３、ＮＯＲ回路６４を備える。ＮＭＯＳトランジスタ６１は、ドレインが信号線ＣＡＮ−Ｈに、ソースが信号線ＣＡＮ−Ｌに接続され、ゲートが抵抗器６２を介して電源に接続されると共に、スイッチ６３を介して信号線ＣＡＮ−Ｌに接続されている。スイッチ６３は、第１制御信号Ｃ１および第２制御信号Ｃ２を入力とするＮＯＲ回路６４の出力により制御され、ＮＯＲ回路６４の出力がハイレベルの時にオンする。

この場合、スイッチ６３がオンの時にＮＭＯＳトランジスタ６１がオフすることによって、伝送線路１１は通常インピーダンス状態となり、スイッチ６３がオフの時に、ＮＭＯＳトランジスタ６１がオンすることによって、伝送線路１１は低インピーダンス状態となる。

図８（ｂ）に示すインピーダンス調整回路５ｃは、ＰＭＯＳトランジスタ７１、スイッチ７２、抵抗器７３、ＮＯＲ回路７４を備える。ＰＭＯＳトランジスタ７１は、ソースが信号線ＣＡＮ−Ｈに、ドレインが信号線ＣＡＮ−Ｌに接続され、ゲートがスイッチ７２を介して信号線ＣＡＮ−Ｈに接続されると共に、抵抗器７３を介して接地されている。スイッチ７２は、第１制御信号Ｃ１および第２制御信号Ｃ２を入力とするＮＯＲ回路７４の出力により制御され、ＮＯＲ回路７４の出力がハイレベルの時にオンする。

この場合、スイッチ７２がオンの時にＰＭＯＳトランジスタ７１がオフすることによって、伝送線路１１は通常インピーダンス状態となり、スイッチ７２がオフの時に、ＰＭＯＳトランジスタ７１がオンすることによって、伝送線路１１は低インピーダンス状態となる。

図８（ｃ）に示すインピーダンス調整回路５ｄは、インピーダンス調整回路５ｂに、インピーダンス調整回路５ｃと同様のＰＭＯＳトランジスタ７１、スイッチ７２、抵抗器７３を加えたものであり、スイッチ７２は、ＮＯＲ回路６４の出力により制御される。

これらのインピーダンス調整回路５ｂ〜５ｄを用いても、上述した第１実施形態と同様の効果を得ることができる。なお、グランド電位は、ノードによって異なる場合があるため、グランドや電源の電位を基準にしてＭＯＳトランジスタ６１，７１をオンオフ制御すると、ＭＯＳトランジスタ６１，７１を十分にオンオフさせることができない可能性がある。これに対して、インピーダンス調整回路５ｃでは、グランド電位がどのようにずれたとしても、ＭＯＳトランジスタ６１，７１の一方は確実にオンするため、伝送線路１１を確実に低インピーダンス状態にすることができる。

（２）上記実施形態における一つの構成要素が有する機能を複数の構成要素に分散させたり、複数の構成要素が有する機能を一つの構成要素に統合させたりしてもよい。また、上記実施形態の構成の少なくとも一部を、同様の機能を有する公知の構成に置き換えてもよい。また、上記実施形態の構成の一部を省略してもよい。また、上記実施形態の構成の少なくとも一部を、他の上記実施形態の構成に対して付加または置換等してもよい。なお、特許請求の範囲に記載した文言のみによって特定される技術思想に含まれるあらゆる態様が本発明の実施形態である。

（３）本発明は、上述した信号伝送回路の他、当該信号伝送回路を構成要素とするシステムなど、種々の形態で実現することもできる。

１…信号伝送回路 ２…ＣＡＮトランシーバ ３…第１制御回路 ４…第２制御回路 ５，５ａ〜５ｄ…インピーダンス調整回路 ８…計時回路 １０…ＣＡＮコントローラ １１…伝送線路 ４１…リセット信号生成部 ４２…ＥＯＦ検知部 ４３…データ領域開始検知部 ４４…調停勝ち検知部 ４５…出力部 ５１，５４，５６，６２，７３…抵抗器 ５２，６３，７２…スイッチ ５３…論理和（ＯＲ）回路 ５５…フォトカプラ ６１…ＮＭＯＳトランジスタ ６４，７４…否定論理和（ＮＯＲ）回路 ７１…ＰＭＯＳトランジスタ７３…抵抗器 ８１…定電流回路 ８２…コンデンサ ８３…放電回路 ８４…コンパレータ

Claims (9)

1. 一対の信号線によりレセッシブおよびドミナントの２値レベルに変化する差動信号を伝送する伝送線路に接続される信号伝送回路（１）であって、
   送信データを符号化して前記伝送線路に送出すると共に、前記伝送線路から取り込んだ信号を復号して受信データを生成するトランシーバ（２）と、
   前記一対の信号線間に抵抗分を接続した低インピーダンス状態および前記抵抗分を切り離した通常状態を実現するインピーダンス調整回路（５，５ａ〜５ｄ）と、
   前記伝送線路上の信号レベルのドミナントからレセッシブへの変化を検出すると、１ビット幅より短く設定された一定期間だけ、前記低インピーダンス状態となるように前記インピーダンス調整回路を制御する第１制御回路（３）と、
   前記送信データと前記受信データとの比較から調停勝ちを検出すると、該調停勝ちした通信フレームの送信が終了するまでの間、前記伝送線路上の信号レベルが前記レセッシブとなる全期間について前記低インピーダンス状態となるように、前記送信データに従って前記インピーダンス調整回路を制御する第２制御回路（４）と、
   を備えることを特徴とする信号伝送回路。
2. 前記インピーダンス調整回路（５）は、
   抵抗器（５１）と
   前記第１制御回路および前記第２制御回路のうち少なくとも一方から前記低インピーダンス状態に制御する指令を受けている間、前記抵抗器を前記一対の信号線間に接続された状態にするスイッチング回路（５２，５３）と、
   を備えることを特徴とする請求項１に記載の信号伝送回路。
3. 前記インピーダンス調整回路（５ｂ）は、
   ゲートが電源電位に接続され、ドレインが高電位側の信号線に、ソースが低電位側の信号線に接続されたＮＭＯＳトランジスタ（６１）と、
   前記ＮＭＯＳトランジスタのゲートに接続され、前記第１制御回路および前記第２制御回路のうち少なくとも一方から前記低インピーダンス状態に制御する指令を受けている間、前記ＮＭＯＳトランジスタをオン状態にするスイッチング回路（６２〜６４）と、
   を備えることを特徴とする請求項１に記載の信号伝送回路。
4. 前記インピーダンス調整回路（５ｃ）は、
   ゲートが電源電位に接続され、ドレインが低電位側の信号線に、ソースが高電位側の信号線に接続されたＰＭＯＳトランジスタ（７１）と、
   前記ＰＭＯＳトランジスタのゲートに接続され、前記第１制御回路および前記第２制御回路のうち少なくとも一方から前記低インピーダンス状態に制御する指令を受けている間、前記ＰＭＯＳトランジスタをオン状態にするスイッチング回路（７２〜７４）と、
   を備えることを特徴とする請求項１に記載の信号伝送回路。
5. 前記インピーダンス調整回路（５ｄ）は、
   ゲートが電源電位に接続され、ドレインが高電位側の信号線に、ソースが低電位側の信号線に接続されたＮＭＯＳトランジスタ（６１）と、
   ゲートが電源電位に接続され、ドレインが低電位側の信号線に、ソースが高電位側の信号線に接続されたＰＭＯＳトランジスタ（７１）と、
   前記ＮＭＯＳトランジスタのゲートおよび前記ＰＭＯＳトランジスタのゲートに接続され、前記第１制御回路および前記第２制御回路のうち少なくとも一方から前記低インピーダンス状態に制御する指令を受けている間、前記ＮＭＯＳトランジスタおよび前記ＰＭＯＳトランジスタをオン状態にするスイッチング回路（６２〜６４，７２〜７３）と、
   を備えることを特徴とする請求項１に記載の信号伝送回路。
6. 前記スイッチング回路は、フォトカプラ（５５）によって構成されていることを特徴とする請求項２ないし請求項５のいずれか１項に記載の信号伝送回路。
7. 前記インピーダンス調整回路（５ａ）は、
   前記第１制御回路によって制御される第１調整回路（５１，５２）と、
   前記第２制御回路によって制御される第２調整回路（５４〜５６）と、
   を備えることを特徴とする請求項１に記載の信号伝送回路。
8. 前記第２制御回路は、
   前記通信フレームの前半に位置する調停領域の信号レベルを、前記送信データと前記受信データとで比較し、該信号レベルが一致した状態が予め設定された第１閾値時間以上継続した場合に調停勝ちと判断する調停判定部（４４）と、
   前記通信フレームの前記調停領域に続くデータ領域の期間を検出するデータ領域検出部（４２，４３）と、
   前記調停判定部により調停勝ちと判断された場合に、前記データ領域検出部によって検出された期間の間、前記インピーダンス調整回路を制御する指令として、前記送信データを出力する出力部（４５）と、
   を備えることを特徴とする請求項１ないし請求項７のいずれか１項に記載の信号伝送回路。
9. 前記データ領域検出部は、前記調停判定部により調停勝ちと判断されてから、受信に成功した通信相手によって信号レベルが書き換えられるＡＣＫビットが検出されるまでの期間を、前記データ領域の期間として検出することを特徴とする請求項８に記載の信号伝送回路。