JPH11355383A - 自動折衝のための小電力信号検出 - Google Patents
自動折衝のための小電力信号検出Info
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- JPH11355383A JPH11355383A JP11007121A JP712199A JPH11355383A JP H11355383 A JPH11355383 A JP H11355383A JP 11007121 A JP11007121 A JP 11007121A JP 712199 A JP712199 A JP 712199A JP H11355383 A JPH11355383 A JP H11355383A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/14—Two-way operation using the same type of signal, i.e. duplex
- H04L5/1438—Negotiation of transmission parameters prior to communication
- H04L5/1446—Negotiation of transmission parameters prior to communication of transmission speed
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0262—Arrangements for detecting the data rate of an incoming signal
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate
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- Dc Digital Transmission (AREA)
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Abstract
(57)【要約】
【課題】 自動折衝のための小電力信号検出を提供する
ことにある。 【解決手段】 多重データ・レート受信器は、適切な受
信器（４０１、４０２）の動作を可能にするために、入
力データのレートに関する情報を得るためのコンパレー
タ（４０４、４０５）を用いる、信号レート検出技術を
用いている。いちどデータ・レートが決まると、その場
合にだけ、適切な受信器が作動される。従って、電力の
消耗は、自動折衝段階中に最小限に保たれる。これは、
２つ（又は２つ以上）の受信器（１０１、１０２）が自
動折衝段階中に動作可能になることを要求するので、電
力消耗が大きい、従来の技術（図１）と比べると大きな
改善になる。自動折衝段階が長くなる場合があるので、
本発明の技術は多くのケースで好ましい結果になる。
ことにある。 【解決手段】 多重データ・レート受信器は、適切な受
信器（４０１、４０２）の動作を可能にするために、入
力データのレートに関する情報を得るためのコンパレー
タ（４０４、４０５）を用いる、信号レート検出技術を
用いている。いちどデータ・レートが決まると、その場
合にだけ、適切な受信器が作動される。従って、電力の
消耗は、自動折衝段階中に最小限に保たれる。これは、
２つ（又は２つ以上）の受信器（１０１、１０２）が自
動折衝段階中に動作可能になることを要求するので、電
力消耗が大きい、従来の技術（図１）と比べると大きな
改善になる。自動折衝段階が長くなる場合があるので、
本発明の技術は多くのケースで好ましい結果になる。
Description
【０００１】
【産業上の利用分野】本発明は、データ・レートを自動
的に決定する受信器に関する。
的に決定する受信器に関する。
【０００２】
【従来技術】デジタル・データを、撚り合わせの一対の
銅ケーブルのようなリンク上で送るために、送信器が必
要になる。送信器は、リンク上でデジタル情報を送る局
部送信器と、遠方の送信器が送ったリンク上の情報を受
信する局部受信器とを備えている。受信器は、送信信号
に関してリンクで生じた損失を補償して、遠方の送信器
が送った情報を再生する。適正な動作とするために、送
信器と受信器の両者が、所定の回線コードとデータ・レ
ートとに準じて情報を送信し受信するように構成してあ
ることが必要になる。例えば、Ｅｔｈｅｒｎｅｔ（登録
商標）アプリケーションの場合、共通して使用する送信
器は、１０Ｍｂ／ｓ（マンチェスタ・コード）又は１０
０Ｍｂ／ｓ（ＭＬＴ３コード）をサポートすることがで
きる。多重レートの受信器回路では、複数のデータ・レ
ート（回線コード）をサポートすることができる。例え
ば、“１０／１００”Ｅｔｈｅｒｎｅｔの送信器は、１
０Ｍｂ／ｓと１００Ｍｂ／ｓデータ・トラヒックの両方
に対応できなければならない。従って、送信器は、ある
リンクに対してサポートするモードの動作を決定する機
能を搭載していなければならない。この決定プロセスが
“自動折衝”と呼ばれる。自動折衝中に、リンクの対極
に位置する２つの送信器は、パルス間隔が非常に短い周
期のバースト内に封入された情報を送信して連絡する。
これらのパルスは、“高速リンク・パルス”（ＦＬＰ）
と呼ばれ、ＩＥＥＥ標準８０２．３に準じている。パル
スで送られる情報（周波数や数値）に基づいて、両方の
受信器は、遠方の送信器がサポートできる回線コード機
能を判定できる。一度これが分かると、両方の送信器
は、両者がサポートできる回線コード・モードに設定さ
れる。それらが複数の回線コードをサポートできる場
合、選択される共通の機能は、設定済みの優先順位に従
うことになる。
銅ケーブルのようなリンク上で送るために、送信器が必
要になる。送信器は、リンク上でデジタル情報を送る局
部送信器と、遠方の送信器が送ったリンク上の情報を受
信する局部受信器とを備えている。受信器は、送信信号
に関してリンクで生じた損失を補償して、遠方の送信器
が送った情報を再生する。適正な動作とするために、送
信器と受信器の両者が、所定の回線コードとデータ・レ
ートとに準じて情報を送信し受信するように構成してあ
ることが必要になる。例えば、Ｅｔｈｅｒｎｅｔ（登録
商標）アプリケーションの場合、共通して使用する送信
器は、１０Ｍｂ／ｓ（マンチェスタ・コード）又は１０
０Ｍｂ／ｓ（ＭＬＴ３コード）をサポートすることがで
きる。多重レートの受信器回路では、複数のデータ・レ
ート（回線コード）をサポートすることができる。例え
ば、“１０／１００”Ｅｔｈｅｒｎｅｔの送信器は、１
０Ｍｂ／ｓと１００Ｍｂ／ｓデータ・トラヒックの両方
に対応できなければならない。従って、送信器は、ある
リンクに対してサポートするモードの動作を決定する機
能を搭載していなければならない。この決定プロセスが
“自動折衝”と呼ばれる。自動折衝中に、リンクの対極
に位置する２つの送信器は、パルス間隔が非常に短い周
期のバースト内に封入された情報を送信して連絡する。
これらのパルスは、“高速リンク・パルス”（ＦＬＰ）
と呼ばれ、ＩＥＥＥ標準８０２．３に準じている。パル
スで送られる情報（周波数や数値）に基づいて、両方の
受信器は、遠方の送信器がサポートできる回線コード機
能を判定できる。一度これが分かると、両方の送信器
は、両者がサポートできる回線コード・モードに設定さ
れる。それらが複数の回線コードをサポートできる場
合、選択される共通の機能は、設定済みの優先順位に従
うことになる。
【０００３】
【発明が解決しようとする課題】自動折衝は比較的新し
い方式なので、従来の送信器はこのプロトコルをサポー
トしていない。従って、別のメカニズムが、パートナー
の機能を決定するために必要になる。このメカニズム
は、どの回線コードを送信するかについて決定するため
に、入力信号をモニタする信号検出回路を備えている。
一般的に、リンクが未設定の場合に送信器がアイドル状
態になり、その場合に、送信器はある独自のパターンを
送る。これらのパターンは、遠方の送信器の回線コード
を決定するために、受信器で検出できる。サポートしな
ければならない回線コードが多くになるにつれて、どの
回線コードを受信データに基づいて受信するかについて
定めることが難しくなることに注意すべきである。そこ
で、自動折衝プロトコルが必要になる。信号検出メカニ
ズムと自動折衝メカニズムとの組合せが“並行検出”と
呼ばれる。
い方式なので、従来の送信器はこのプロトコルをサポー
トしていない。従って、別のメカニズムが、パートナー
の機能を決定するために必要になる。このメカニズム
は、どの回線コードを送信するかについて決定するため
に、入力信号をモニタする信号検出回路を備えている。
一般的に、リンクが未設定の場合に送信器がアイドル状
態になり、その場合に、送信器はある独自のパターンを
送る。これらのパターンは、遠方の送信器の回線コード
を決定するために、受信器で検出できる。サポートしな
ければならない回線コードが多くになるにつれて、どの
回線コードを受信データに基づいて受信するかについて
定めることが難しくなることに注意すべきである。そこ
で、自動折衝プロトコルが必要になる。信号検出メカニ
ズムと自動折衝メカニズムとの組合せが“並行検出”と
呼ばれる。
【０００４】送信器は、電力が増加する時に、この並行
検出モード（すなわち“ワイヤの音を聞く状態”）に常
に維持されなければならない。多くの条件のなかで、こ
の状態は長いので、送信器は、アイドルを除いて、任意
のデータ転送を実施していない際に、この状態で電力の
消耗を低く保つ必要がある。１０／１００送信器におけ
る並行検出回路のための一般的な対策は、１０Ｍｂ／ｓ
受信器と１００Ｍｂ／ｓ受信器とを共にオン状態にし、
それらの出力に基づいて、リンク・パートナー間で共通
する機能を定めることである。残念なことに、この対策
には大きな電力が必要になる。実際に、このアイドル状
態では、動作モードより電力を多く消耗する。何故なら
ば、いちど共通する機能が設定されると、１つの受信器
だけ電力が増加するからである（１０又は１００であ
り、両方でない）。
検出モード（すなわち“ワイヤの音を聞く状態”）に常
に維持されなければならない。多くの条件のなかで、こ
の状態は長いので、送信器は、アイドルを除いて、任意
のデータ転送を実施していない際に、この状態で電力の
消耗を低く保つ必要がある。１０／１００送信器におけ
る並行検出回路のための一般的な対策は、１０Ｍｂ／ｓ
受信器と１００Ｍｂ／ｓ受信器とを共にオン状態にし、
それらの出力に基づいて、リンク・パートナー間で共通
する機能を定めることである。残念なことに、この対策
には大きな電力が必要になる。実際に、このアイドル状
態では、動作モードより電力を多く消耗する。何故なら
ば、いちど共通する機能が設定されると、１つの受信器
だけ電力が増加するからである（１０又は１００であ
り、両方でない）。
【０００５】図１は、現在のデザインでは単一集積回路
（ＩＣ）上に通常は構成される、並行検出を得るための
一般的な１０／１００受信器構造の実施例を示す。ここ
で用いているように、１０ベースＴ送信器は“１０Ｂ
Ｔ”と、１００ベースＴＸ送信器は“１００ＴＸ”と、
１００ベースＴ４送信器は“１００ＢＴ４”とも呼ばれ
る。自動折衝中に、受信器１０１と１０２は共に動作状
態になり、それらの出力信号を並行検出ブロック１０３
に送る。１０ＢＴ（１０Ｍｂ／ｓ）受信器１０１の出力
は、ＦＬＰブロック１０４に進んで、受信信号をモニタ
する。適切なパルス・バーストが適正な周波数と数値か
ら検出されると、ＦＬＰブロックは、各々、１００ＴＸ
又は１０ＢＴ信号を制御ブロック（１０７）に表明させ
る、ＦＬＰ信号を表明する又はその表明を解除して、リ
ンク１００ＴＸ又は１０ＢＴのいずれかを構築するかに
ついて決定する。表明された１００ＴＸ信号（例えば、
高電圧）は、ＯＲゲート１０８に、１０ＢＴ受信器１０
１の動作不能入力に“動作不能”信号を設定させので、
１００ＴＸ受信器１０２だけ動作状態を維持できる。代
わりに、表明された１０ＢＴ信号は、ＯＲゲート１０９
に１００ＴＸ受信器１０２の動作不能入力に“動作不
能”信号を設定させるので、１０ＢＴ受信器１０１だけ
動作状態を維持できる。受信信号が適切なＦＬＰバース
トを含んでいない場合、ＦＡＩＬ（異常）状態が制御ブ
ロック１０７から報告される。このケースで、リンク情
報は、信号検出ブロック、すなわち、１００Ｍｂ／ｓモ
ードの場合にＳＤ（１０５）、１０Ｍｂ／ｓモードの場
合にＮＬＰ（１０６）から得る。
（ＩＣ）上に通常は構成される、並行検出を得るための
一般的な１０／１００受信器構造の実施例を示す。ここ
で用いているように、１０ベースＴ送信器は“１０Ｂ
Ｔ”と、１００ベースＴＸ送信器は“１００ＴＸ”と、
１００ベースＴ４送信器は“１００ＢＴ４”とも呼ばれ
る。自動折衝中に、受信器１０１と１０２は共に動作状
態になり、それらの出力信号を並行検出ブロック１０３
に送る。１０ＢＴ（１０Ｍｂ／ｓ）受信器１０１の出力
は、ＦＬＰブロック１０４に進んで、受信信号をモニタ
する。適切なパルス・バーストが適正な周波数と数値か
ら検出されると、ＦＬＰブロックは、各々、１００ＴＸ
又は１０ＢＴ信号を制御ブロック（１０７）に表明させ
る、ＦＬＰ信号を表明する又はその表明を解除して、リ
ンク１００ＴＸ又は１０ＢＴのいずれかを構築するかに
ついて決定する。表明された１００ＴＸ信号（例えば、
高電圧）は、ＯＲゲート１０８に、１０ＢＴ受信器１０
１の動作不能入力に“動作不能”信号を設定させので、
１００ＴＸ受信器１０２だけ動作状態を維持できる。代
わりに、表明された１０ＢＴ信号は、ＯＲゲート１０９
に１００ＴＸ受信器１０２の動作不能入力に“動作不
能”信号を設定させるので、１０ＢＴ受信器１０１だけ
動作状態を維持できる。受信信号が適切なＦＬＰバース
トを含んでいない場合、ＦＡＩＬ（異常）状態が制御ブ
ロック１０７から報告される。このケースで、リンク情
報は、信号検出ブロック、すなわち、１００Ｍｂ／ｓモ
ードの場合にＳＤ（１０５）、１０Ｍｂ／ｓモードの場
合にＮＬＰ（１０６）から得る。
【０００６】例えば、ＳＤブロックを構成する一般的な
従来技術の方式は、イコライズ後の受信器出力にピーク
検出器を用いている。イコライズ後の信号がある周期で
あるスレッショルドを越えると、ＳＤ出力が表明され、
１００Ｍｂ／ｓリンクが指示される。ＳＤ出力の表明解
除は、イコライズ後の出力のピーク・レベルがある周期
においてスレッショルド・レベルより低くなると生じ
る。別の従来の技術では、１００Ｍｂ／ｓ受信器位相ロ
ック・ループ（タイミング回復のために用いる）がロッ
クされる時に、ＳＤ出力が表明される。更に別の従来の
技術では、ＳＤ出力を表明するために適応出力条件を用
いている。任意のこれらのケースでは、表明されたＳＤ
出力が、ＯＲゲート１０８に１０ＢＴ受信器部１０１の
動作不能入力に動作不能信号を設定させる。１０Ｍｂ／
ｓの動作状態をチェックするために、一般的な従来の技
術では、この回線コードが呈するアイドル・パターンを
チェックする。これらのアイドル・パターンは、“正規
リンク・パルス（ＮＬＰ）”と呼ばれ、ＩＳＯ／ＩＥＣ
８８０２−３とＡＮＳＩ／ＩＥＥＥ ８０２．３で定
めるように、１００ｎｓの持続期間と予測自在の周期と
を有する基本的なパルスである。これらのパルスがある
周期で検出されると、ＮＬＰブロック１０６は、ＮＬＰ
信号を表明する。この表明に従って、ＯＲゲート１０９
は、１００ＴＸ受信器部１０２の動作不能入力に動作不
能信号を設定する。前述のように、１００ＴＸ又は１０
ＢＴ信号指示要素が動作可能になるので、送信器は、自
動折衝プロトコルが異常である場合に、そのリンク・パ
ートナーの機能を判定できる。“他の”出力が、別の信
号プロトコルの存在を示すためにブロック１０７から与
えられることに注目すべきである（例えば、１００ＢＴ
４）。従来の技術では、１０Ｍｂ／ｓと１００Ｍｂ／ｓ
受信器が共にこの自動折衝段階中に動作可能状態になる
ことが要求され、前述のように冗長になることが明らか
である。従って、この状態での電力の消耗が著しく大き
くなる。
従来技術の方式は、イコライズ後の受信器出力にピーク
検出器を用いている。イコライズ後の信号がある周期で
あるスレッショルドを越えると、ＳＤ出力が表明され、
１００Ｍｂ／ｓリンクが指示される。ＳＤ出力の表明解
除は、イコライズ後の出力のピーク・レベルがある周期
においてスレッショルド・レベルより低くなると生じ
る。別の従来の技術では、１００Ｍｂ／ｓ受信器位相ロ
ック・ループ（タイミング回復のために用いる）がロッ
クされる時に、ＳＤ出力が表明される。更に別の従来の
技術では、ＳＤ出力を表明するために適応出力条件を用
いている。任意のこれらのケースでは、表明されたＳＤ
出力が、ＯＲゲート１０８に１０ＢＴ受信器部１０１の
動作不能入力に動作不能信号を設定させる。１０Ｍｂ／
ｓの動作状態をチェックするために、一般的な従来の技
術では、この回線コードが呈するアイドル・パターンを
チェックする。これらのアイドル・パターンは、“正規
リンク・パルス（ＮＬＰ）”と呼ばれ、ＩＳＯ／ＩＥＣ
８８０２−３とＡＮＳＩ／ＩＥＥＥ ８０２．３で定
めるように、１００ｎｓの持続期間と予測自在の周期と
を有する基本的なパルスである。これらのパルスがある
周期で検出されると、ＮＬＰブロック１０６は、ＮＬＰ
信号を表明する。この表明に従って、ＯＲゲート１０９
は、１００ＴＸ受信器部１０２の動作不能入力に動作不
能信号を設定する。前述のように、１００ＴＸ又は１０
ＢＴ信号指示要素が動作可能になるので、送信器は、自
動折衝プロトコルが異常である場合に、そのリンク・パ
ートナーの機能を判定できる。“他の”出力が、別の信
号プロトコルの存在を示すためにブロック１０７から与
えられることに注目すべきである（例えば、１００ＢＴ
４）。従来の技術では、１０Ｍｂ／ｓと１００Ｍｂ／ｓ
受信器が共にこの自動折衝段階中に動作可能状態になる
ことが要求され、前述のように冗長になることが明らか
である。従って、この状態での電力の消耗が著しく大き
くなる。
【０００７】図２を見ると、アナログ１００ＴＸ受信器
の一般的な構造は、かなりの量の電力を動作時に消耗す
る傾向をもつ種々の構成要素を備えている。ベースライ
ン移動ブロック（２０）は非対称データ・ストリームに
起因するＤＣオフセット電圧を補正するが、自動利得制
御ブロック（２１）は振幅の違いを補償する。これらの
振幅の違いは、例えば、送信器出力における挿入損失と
変動とに起因すると思われる。イコライザー（２２）は
位相遅延の差と種々のケーブルの長さを補正し、コンパ
レータ（２３）はデータを検出するが、位相ロック・ル
ープ（２４）は受信データからクロックを回復する。図
３を見ると、デジタル受信器の一般的な構造は、自動利
得コントロール（３０）と、イコライザー（３１）と、
バス（３４）上でデジタル信号プロセッサ（３３）にデ
ジタル信号を送るアナログ・デジタル変換器（３２）と
を備えている。種々の受信器のデザインで搭載するブロ
ックが異なっているが、それらはその殆どを通常は含ん
でいる。
の一般的な構造は、かなりの量の電力を動作時に消耗す
る傾向をもつ種々の構成要素を備えている。ベースライ
ン移動ブロック（２０）は非対称データ・ストリームに
起因するＤＣオフセット電圧を補正するが、自動利得制
御ブロック（２１）は振幅の違いを補償する。これらの
振幅の違いは、例えば、送信器出力における挿入損失と
変動とに起因すると思われる。イコライザー（２２）は
位相遅延の差と種々のケーブルの長さを補正し、コンパ
レータ（２３）はデータを検出するが、位相ロック・ル
ープ（２４）は受信データからクロックを回復する。図
３を見ると、デジタル受信器の一般的な構造は、自動利
得コントロール（３０）と、イコライザー（３１）と、
バス（３４）上でデジタル信号プロセッサ（３３）にデ
ジタル信号を送るアナログ・デジタル変換器（３２）と
を備えている。種々の受信器のデザインで搭載するブロ
ックが異なっているが、それらはその殆どを通常は含ん
でいる。
【０００８】
【課題を解決するための手段】我々は、適切な受信器部
の動作を可能にするために、入力データに関する情報を
得るためのコンパレータを用いる、多重データ・レート
で用いるための信号レート検出技術を発明した。第１の
コンパレータは比較的低いデータ・レートの信号を検出
し、第２のコンパレータは比較的高いデータ・レートの
信号を検出する。ロジック回路は、第１のコンパレータ
が比較的低いデータ・レートの信号を検出する時に第１
の受信器部を作動し、第２のコンパレータが比較的高い
データ・レートの信号を検出する時に第２の受信器部を
作動する。
の動作を可能にするために、入力データに関する情報を
得るためのコンパレータを用いる、多重データ・レート
で用いるための信号レート検出技術を発明した。第１の
コンパレータは比較的低いデータ・レートの信号を検出
し、第２のコンパレータは比較的高いデータ・レートの
信号を検出する。ロジック回路は、第１のコンパレータ
が比較的低いデータ・レートの信号を検出する時に第１
の受信器部を作動し、第２のコンパレータが比較的高い
データ・レートの信号を検出する時に第２の受信器部を
作動する。
【０００９】
【実施例】次に詳述する方式は、コンパレータとロジッ
クとを用いて、入力データのレートを決定する、多重デ
ータ・レート受信器に関しているので、自動折衝段階中
に多重受信器を動作状態に維持する必要がなくなるの
で、電力の消耗を最小限に保つことができる。図４は、
比較的低いデータ・レート受信器部（４０１）と比較的
高いデータ・レート受信器部（４０２）とを用いる、二
重データ・レート受信器に適した本発明の技術の実施例
を示す。並行検出回路（４０３）は、異なるスレッショ
ルド・レベル、すなわち、１０Ｍｂ／ｓデータの場合に
ＣＭＰ１０（４０４）と、１００Ｍｂ／ｓデータの場合
にＣＭＰ１００（４０５）でセットアップする２つのコ
ンパレータを搭載している。ＣＭＰ１０は、ある周波数
（例えば、４０ＭＨｚ）を越える入力信号を拒絶するよ
うに構成されている。これは、ＣＭＰ１０が、一般的に
自動折衝パルス・バースト（ＦＬＰ）、又は、代わりに
１０ＢＴアイドル・パターン（ＮＬＰ）である、低周波
の信号に対してだけ応じることを支援する。コンパレー
タＣＭＰ１０は、コンパレータの出力が表明されると、
必ず、フリップフロプＦＦ１０（４０６）をセットす
る。フリップフロプＦＦ１０は、一定の間隔でコントロ
ーラ・ブロック（４０７）でポーリングされる。ポーリ
ング周期中に、ＦＦ１０の出力がＦＬＰブロック（４０
８）とＮＬＰブロック（４０９）とに送られる。いちど
ポーリングが完了すると、コントローラは、フリップフ
ロプＦＦ１０をリセットする。ＦＬＰブロックでは、Ｆ
Ｆ１０のポーリング結果を用いて、入力シーケンスがＦ
ＬＰパルス・バーストの基準（周波数と数値）に適合す
るかどうか決定する。これが真の場合、リンクがパルス
・バーストの情報に基づいて構築される。そのケースで
ない場合、ＦＡＩＬ（異常）条件が指示され、送信器
は、ＮＬＰ又はＳＤ出力を用いて動作モードを決定す
る。いちど動作モードが分かると、各々受信器は電力が
増加される（動作可能になる）。ＮＬＰブロックはＦＬ
Ｐブロックと同様に作動する。それは、ＦＦ１０のポー
リング結果を利用して、リンク保全パターンが送られて
いるかどうかについて、アイドル（ＮＬＰ）パルスの定
期性に基づいて検出する。その場合に１０ＢＴ信号が表
明され、そうでない場合に、それは表明が解除された状
態を保つ。ＳＤブロック（４１０）は、正規のデータ信
号又は１００Ｍｂ／ｓアイドル・パターンである、１０
０Ｍｂ／ｓの動作状態について決定する。ブロック４０
９からのＮＬＰ信号か又はブロック４０７からの１０Ｂ
Ｔ信号のいずれかが動作状態である場合に、ＯＲゲート
４１１は１０ＢＴ受信器（４０１）を動作可能にする。
ブロック４１０からのＳＤ信号又はブロック４０７から
の１００ＴＸ信号のいずれかが動作可能である場合、Ｏ
Ｒゲート４１２が１００ＴＸ受信器（４０２）を動作可
能にする。
クとを用いて、入力データのレートを決定する、多重デ
ータ・レート受信器に関しているので、自動折衝段階中
に多重受信器を動作状態に維持する必要がなくなるの
で、電力の消耗を最小限に保つことができる。図４は、
比較的低いデータ・レート受信器部（４０１）と比較的
高いデータ・レート受信器部（４０２）とを用いる、二
重データ・レート受信器に適した本発明の技術の実施例
を示す。並行検出回路（４０３）は、異なるスレッショ
ルド・レベル、すなわち、１０Ｍｂ／ｓデータの場合に
ＣＭＰ１０（４０４）と、１００Ｍｂ／ｓデータの場合
にＣＭＰ１００（４０５）でセットアップする２つのコ
ンパレータを搭載している。ＣＭＰ１０は、ある周波数
（例えば、４０ＭＨｚ）を越える入力信号を拒絶するよ
うに構成されている。これは、ＣＭＰ１０が、一般的に
自動折衝パルス・バースト（ＦＬＰ）、又は、代わりに
１０ＢＴアイドル・パターン（ＮＬＰ）である、低周波
の信号に対してだけ応じることを支援する。コンパレー
タＣＭＰ１０は、コンパレータの出力が表明されると、
必ず、フリップフロプＦＦ１０（４０６）をセットす
る。フリップフロプＦＦ１０は、一定の間隔でコントロ
ーラ・ブロック（４０７）でポーリングされる。ポーリ
ング周期中に、ＦＦ１０の出力がＦＬＰブロック（４０
８）とＮＬＰブロック（４０９）とに送られる。いちど
ポーリングが完了すると、コントローラは、フリップフ
ロプＦＦ１０をリセットする。ＦＬＰブロックでは、Ｆ
Ｆ１０のポーリング結果を用いて、入力シーケンスがＦ
ＬＰパルス・バーストの基準（周波数と数値）に適合す
るかどうか決定する。これが真の場合、リンクがパルス
・バーストの情報に基づいて構築される。そのケースで
ない場合、ＦＡＩＬ（異常）条件が指示され、送信器
は、ＮＬＰ又はＳＤ出力を用いて動作モードを決定す
る。いちど動作モードが分かると、各々受信器は電力が
増加される（動作可能になる）。ＮＬＰブロックはＦＬ
Ｐブロックと同様に作動する。それは、ＦＦ１０のポー
リング結果を利用して、リンク保全パターンが送られて
いるかどうかについて、アイドル（ＮＬＰ）パルスの定
期性に基づいて検出する。その場合に１０ＢＴ信号が表
明され、そうでない場合に、それは表明が解除された状
態を保つ。ＳＤブロック（４１０）は、正規のデータ信
号又は１００Ｍｂ／ｓアイドル・パターンである、１０
０Ｍｂ／ｓの動作状態について決定する。ブロック４０
９からのＮＬＰ信号か又はブロック４０７からの１０Ｂ
Ｔ信号のいずれかが動作状態である場合に、ＯＲゲート
４１１は１０ＢＴ受信器（４０１）を動作可能にする。
ブロック４１０からのＳＤ信号又はブロック４０７から
の１００ＴＸ信号のいずれかが動作可能である場合、Ｏ
Ｒゲート４１２が１００ＴＸ受信器（４０２）を動作可
能にする。
【００１０】前述の構造を製作する際に、従来技術の回
路を種々のブロックに使用できる。例えば、コンパレー
タ４０４と４０５は、ここで共同で譲渡されている、米
国特許第５，４４８，２００号に記載してある技術を用
いて構成でき、他のデザインも可能である。フリップフ
ロプ４０６は従来のデザインであり、ＮＬＰブロック４
０９が図１の従来技術に対応している。ＦＬＰブロック
４０８は一般的に従来のデザインのステート・マシンで
あり、コントローラ４０７は従来のデザインの一般的な
専用ロジックである。受信器４０１と４０２も従来のも
のでよい。ＳＤブロック４１０は、図１の従来技術のＳ
Ｄブロック１０５と比べると、比較的単純なデザインで
ある。
路を種々のブロックに使用できる。例えば、コンパレー
タ４０４と４０５は、ここで共同で譲渡されている、米
国特許第５，４４８，２００号に記載してある技術を用
いて構成でき、他のデザインも可能である。フリップフ
ロプ４０６は従来のデザインであり、ＮＬＰブロック４
０９が図１の従来技術に対応している。ＦＬＰブロック
４０８は一般的に従来のデザインのステート・マシンで
あり、コントローラ４０７は従来のデザインの一般的な
専用ロジックである。受信器４０１と４０２も従来のも
のでよい。ＳＤブロック４１０は、図１の従来技術のＳ
Ｄブロック１０５と比べると、比較的単純なデザインで
ある。
【００１１】図５を見ると、１００Ｍｂ／ｓの動作状態
を決定する、ＳＤブロック（４１０）の代表的な実施例
は、次のように作動する。コンパレータＣＭＰ１００
（４０５）を用いて、あるスレッショルド・レベルＶＴ
Ｈを越える信号を検出する。この状態が生じると、フリ
ップフロプＦＦ１００（５０１）がセットされる。フリ
ップフロプの出力が、ＴＩＭＥＲ（タイマ）ブロック
（５０２）で定期的にポーリングされる。フリップフロ
プがセットされると、表明カウンタと（５０３）と表明
解除カウンタ（５０４）は、各々、１だけカウントを増
加させる。フリップフロプが、ポーリング段階の完了後
にリセットされる。ＳＤ出力は、表明カウンタがある周
期（ウィンドウ）Ｔ１内で、あるカウント値ＣＮＴ１を
越えると表明される。ＳＤ出力の表明解除は、表明解除
カウンタが、周期ウィンドウＴ２において第２のカウン
タ値ＣＮＴ２を越えない場合に行われる（Ｔ１＝Ｔ２も
可能なことに注目すべきである）。周期ウィンドウが終
えると、各々カウンタがリセットされる。パラメータＶ
ＴＨとＴ１とＴ２とＣＮＴ１とＣＮＴ２は、１００Ｍｂ
／ｓ信号の統計学的特長とケーブルの減衰がサポートさ
れる場合、ＳＤ出力が適切に表明／表明解除を行うよう
に選択される。そのうえ、パラメータＴ１とＣＮＴ１
は、１００ＴＸが１０ＢＴアイドル・パターン又はＦＬ
Ｐパルス・バースト上で表明しないように選択される。
これは、既知の周波数とパルス幅とこれらのパルスの数
とに基づいて行われる。両方のカウンタを単一のカウン
タで構成できることは、当業者には自明のことと思われ
る。更に、前述の実施例では、別個の回路ブロックで構
成したコンパレータ４０４と４０５を図示して、各々の
デザインの独自の最適化が可能になることを示してい
る。しかし、代わりに、同じ回路で、すなわち、共通回
路ブロックで、比較機能を実現することも可能である。
その場合、次に示すロジック回路（例えば、４０６と４
１０）が、共通ブロックのコンパレータ出力を受信す
る。
を決定する、ＳＤブロック（４１０）の代表的な実施例
は、次のように作動する。コンパレータＣＭＰ１００
（４０５）を用いて、あるスレッショルド・レベルＶＴ
Ｈを越える信号を検出する。この状態が生じると、フリ
ップフロプＦＦ１００（５０１）がセットされる。フリ
ップフロプの出力が、ＴＩＭＥＲ（タイマ）ブロック
（５０２）で定期的にポーリングされる。フリップフロ
プがセットされると、表明カウンタと（５０３）と表明
解除カウンタ（５０４）は、各々、１だけカウントを増
加させる。フリップフロプが、ポーリング段階の完了後
にリセットされる。ＳＤ出力は、表明カウンタがある周
期（ウィンドウ）Ｔ１内で、あるカウント値ＣＮＴ１を
越えると表明される。ＳＤ出力の表明解除は、表明解除
カウンタが、周期ウィンドウＴ２において第２のカウン
タ値ＣＮＴ２を越えない場合に行われる（Ｔ１＝Ｔ２も
可能なことに注目すべきである）。周期ウィンドウが終
えると、各々カウンタがリセットされる。パラメータＶ
ＴＨとＴ１とＴ２とＣＮＴ１とＣＮＴ２は、１００Ｍｂ
／ｓ信号の統計学的特長とケーブルの減衰がサポートさ
れる場合、ＳＤ出力が適切に表明／表明解除を行うよう
に選択される。そのうえ、パラメータＴ１とＣＮＴ１
は、１００ＴＸが１０ＢＴアイドル・パターン又はＦＬ
Ｐパルス・バースト上で表明しないように選択される。
これは、既知の周波数とパルス幅とこれらのパルスの数
とに基づいて行われる。両方のカウンタを単一のカウン
タで構成できることは、当業者には自明のことと思われ
る。更に、前述の実施例では、別個の回路ブロックで構
成したコンパレータ４０４と４０５を図示して、各々の
デザインの独自の最適化が可能になることを示してい
る。しかし、代わりに、同じ回路で、すなわち、共通回
路ブロックで、比較機能を実現することも可能である。
その場合、次に示すロジック回路（例えば、４０６と４
１０）が、共通ブロックのコンパレータ出力を受信す
る。
【００１２】
【発明の効果】本発明の前述の実施例についてデータ・
レート受信器を参考にしながら述べてきたが、３つ以上
のデータ・レートにも応用できる。例えば、次世代のギ
ガビット（すなわち、１０００ＭＢ／ｓ）の単位の送信
器は、３つの受信器（すなわち、１０、１００、又は１
０００ＭＢ／ｓ）のなかの１つを選択的に動作可能にす
る本発明の技術を効果的に利用できると考えられる。こ
の技術は、他のデータ・レート折衝技術と組合せること
もできる。例えば、第１の受信器部が１０ＭＢ／ｓのデ
ータ・レートを呈し、第２の受信器部が１００ＭＢ／ｓ
と１０００ＭＢ／ｓの両方のデータ・レートを呈して、
どちらかのレートを自動折衝プロセス中に決定できる。
本発明の更なる他の技術も可能なことが当業者には明ら
かと思われる。
レート受信器を参考にしながら述べてきたが、３つ以上
のデータ・レートにも応用できる。例えば、次世代のギ
ガビット（すなわち、１０００ＭＢ／ｓ）の単位の送信
器は、３つの受信器（すなわち、１０、１００、又は１
０００ＭＢ／ｓ）のなかの１つを選択的に動作可能にす
る本発明の技術を効果的に利用できると考えられる。こ
の技術は、他のデータ・レート折衝技術と組合せること
もできる。例えば、第１の受信器部が１０ＭＢ／ｓのデ
ータ・レートを呈し、第２の受信器部が１００ＭＢ／ｓ
と１０００ＭＢ／ｓの両方のデータ・レートを呈して、
どちらかのレートを自動折衝プロセス中に決定できる。
本発明の更なる他の技術も可能なことが当業者には明ら
かと思われる。
【図１】代表的な従来技術の多重データ・レート受信器
を示す図である。
を示す図である。
【図２】代表的な従来技術のアナログ受信器のブロック
図である。
図である。
【図３】代表的な従来技術のデジタル受信器のブロック
図である。
図である。
【図４】本発明の多重データ・レート受信器の実施例を
示す図である。
示す図である。
【図５】本発明の受信器での使用に適した信号検出ブロ
ックを示す図である。
ックを示す図である。
２１ 自動利得コントロール ２２ イコライザー ２３ コンパレータ ２４ 位相ロック・ループ ３０ 自動利得コントロール ３１ イコライザー ３２ アナログ・デジタル変換器 ３３ デジタル・プロセッサ ４０１ 第１の受信器部 ４０２ 第２の受信器部 ４０４ 第１のコンパレータ ４０５ 第２のコンパレータ ４１１ ロジック回路 ４１２ ロジック回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アヤル ショヴァル アメリカ合衆国 18052 ペンシルヴァニ ア，ホワイトホール，ノース サーティー ンス ストリート 1311−アパートメント シー−12 (72)発明者 マシュー トータ アメリカ合衆国 08809 ニュージャーシ ィ，クリントン，メッシグ ロード 26
Claims (6)
- 【請求項１】 比較的低いデータ・レートで受信するよ
うに作られた第１の受信器部（４０１）と比較的高いデ
ータ・レートで受信するように作られた第２の受信器部
（４０２）とを含む、多重データ・レート受信器を含む
集積回路であって、 比較的低いデータ・レートの信号を検出する第１のコン
パレータ（４０４）と、比較的高いデータ・レートの信
号を検出する第２のコンパレータ（４０５）と、前記第
１のコンパレータが前記比較的低いデータ・レートの信
号を検出する時に前記第１の受信器部を作動すると共に
前記第２のコンパレータが前記比較的高いデータ・レー
トの信号を検出する時に前記第２の受信器部を作動する
ロジック回路（４１１、４１２）含む集積回路。 - 【請求項２】 前記第１の受信器部が、アナログ・デジ
タル変換器（３２）とデジタル・プロセッサ（３３）と
を含むデジタル受信器である請求項１に記載の集積回
路。 - 【請求項３】 前記第１の受信器部が自動利得コントロ
ール（３０）とイコライザー（３１）とを更に含む請求
項２に記載の集積回路。 - 【請求項４】 前記第２の受信器部がコンパレータ（２
３）と位相ロック・ループ（２４）とを含むアナログ受
信器（図２）である請求項１に記載の集積回路。 - 【請求項５】 前記第２の受信器部が、自動利得コント
ロール（２１）とイコライザー（２２）とを更に含む請
求項４に記載の集積回路。 - 【請求項６】 前記第１のコンパレータと前記第２のコ
ンパレータとが別個の回路ブロックで構成される請求項
１に記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/006,808 US6834085B1 (en) | 1998-01-14 | 1998-01-14 | Low power signal detection for autonegotiation |
| US09/006808 | 1998-01-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11355383A true JPH11355383A (ja) | 1999-12-24 |
Family
ID=21722695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11007121A Pending JPH11355383A (ja) | 1998-01-14 | 1999-01-14 | 自動折衝のための小電力信号検出 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6834085B1 (ja) |
| JP (1) | JPH11355383A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7161911B1 (en) * | 2001-04-03 | 2007-01-09 | Marvell International, Ltd | Method and apparatus for autonegotiation between network devices |
| US7092475B1 (en) * | 2002-09-25 | 2006-08-15 | National Semiconductor Corporation | Phase-frequency detector with linear phase error gain near and during phase-lock in delta sigma phase-locked loop |
| WO2008035428A1 (fr) * | 2006-09-21 | 2008-03-27 | Fujitsu Limited | Terminal de communication, et procédé de réception du signal |
| US8321708B2 (en) * | 2009-04-02 | 2012-11-27 | Aquantia Corp. | Interfacing media access control (MAC) with a low-power physical layer (PHY) control |
| US20100290354A1 (en) * | 2009-05-15 | 2010-11-18 | Vss Monitoring, Inc. | Method for determining ethernet mode of operation during passive monitoring |
| CN105611612B (zh) | 2010-12-31 | 2019-10-25 | 华为技术有限公司 | 一种实现通信系统节能的方法及设备 |
| US9130746B1 (en) | 2011-01-27 | 2015-09-08 | Marvell International Ltd. | Single pair PHY with auto-negotiation |
| TWI519821B (zh) * | 2012-03-08 | 2016-02-01 | 晨星半導體股份有限公司 | 使用於立體眼鏡中的電子裝置及方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IL105990A (en) * | 1993-06-11 | 1997-04-15 | Uri Segev And Benjamin Machnes | Infra-red communication system |
-
1998
- 1998-01-14 US US09/006,808 patent/US6834085B1/en not_active Expired - Lifetime
-
1999
- 1999-01-14 JP JP11007121A patent/JPH11355383A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US6834085B1 (en) | 2004-12-21 |
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