DE602004010285T2

DE602004010285T2 - Statisches latch

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Publication number: DE602004010285T2
Application number: DE602004010285T
Authority: DE
Inventors: Paul Redhill WIELAGE
Original assignee: NXP BV
Current assignee: NXP BV
Priority date: 2003-09-03
Filing date: 2004-08-26
Publication date: 2008-09-25
Anticipated expiration: 2024-08-27
Also published as: TW200520385A; CN1846351A; CN100576742C; WO2005022746A1; DE602004010285D1; EP1665530B1; EP1665530A1; KR20060131727A; US20070001727A1; JP2007504734A

Description

Latche sind in dem Gebiet wohl bekannt und werden oft zum Zwischenspeichern oder vorübergehenden Speichern von Daten benutzt. Ein standardmäßiges statisches Latch arbeitet in zwei Zuständen. In seinem ersten Zustand verbindet es einen Eingang des Latchs mit seinem zugehörigen Ausgang und einen komplementären Eingang des Latchs mit seinem entsprechenden komplementären Ausgang. Das Eingangsdatensignal und sein Komplementäres können sich zu ihren jeweiligen Ausgängen ausbreiten. Wenn sich das Latch in seinem zweiten Zustand befindet, trennt es die entsprechenden Eingänge des Latchs von ihren zugehörigen Ausgängen und die jeweiligen letzten Ausgangszustände des Latchs werden an ihren jeweiligen Ausgängen gehalten.
Herkömmliche Latche benutzen jedoch eine relativ große Anzahl von Komponenten. Deshalb sind die benötigte Halbleiterchipfläche und die Fabrikationskosten hoch. Ferner verbrauchen sie relativ große Energiemengen.
Beispiele eines herkömmlichen statischen CMOS-Latchs sind in 1a und 2 und in 2 der US 6,348,824 B1 gezeigt.
Das statische Latch 10 der 1a umfasst vier Inverter 12, 14, 16, 18, zwei Inverter 20, 22 mit drei Zuständen und drei Eingangs-/Ausgangsanschlüsse 24, 26, 28.
Der erste Inverter 12 hat einen Eingang, der als ein ein Eingangssteuersignal G übertragender Eingangssteueranschluss 26 für das Latch 10 arbeitet, und einen Ausgang 30, der mit dem Eingang des zweiten Inverters 14 verbunden ist. Der erste Inverter 20 mit drei Zuständen weist einen Eingang auf, der als ein ein Eingangsdatensignal D übertragender Dateneingangsanschluss 24 des Latchs 10 arbeitet, und einen Ausgang 32 auf, der mit den Eingängen des dritten und vierten Inverters 16, 18 und dem Ausgang des zweiten Inverters 22 mit drei Zuständen verbunden ist. Der dritte Inverter 16 weist einen Ausgang auf, der als ein ein Ausgangsdatensignal Q übertragender Datenausgangsanschluss 28 des Latchs 10 arbeitet. Der vierte Inverter 18 weist einen Ausgang 34 auf, der mit dem Eingang des zweiten Inverters 22 mit drei Zuständen verbunden ist. Der Ausgang 30 des ersten Inverters 12 ist ebenso mit jeweiligen ersten Steueranschlüssen der zwei Inverter 20, 22 mit drei Anschlüssen verbunden. Der Ausgang 36 des zweiten Inverters 14 ist mit entsprechenden Steueranschlüssen der zwei Inverter 20, 22 mit drei Zuständen verbunden.
Wenn das Latch 10 freigegeben ist, d. h. dass an dem Steueranschluss 26 bereitgestellte Aktivierungssignal G hoch ist, G = 1, ist das Latch 10 effektiv transparent und die an dem Dateneingangsanschluss 24 bereitgestellten Eingangsdaten D werden auf den Ausgangsanschluss 28 des Latchs 10 übertragen. Während das Latch 10 freigegeben ist, werden alle Änderungen an den Eingangsdaten D auf den Ausgangsanschluss 28 gespiegelt. Wenn das Latch 10 nicht freigegeben ist, d. h. das Aktivierungssignal an dem Steueranschluss 26 G = 0, hält das Latch 10 den gegenwärtigen Wert der Ausgangsdaten Q auf dem Ausgangsanschluss 28 ungeachtet von Änderungen der Eingangsdaten D, das heißt, das Latch 10 ist nicht länger transparent und der Eingangsdatenanschluss 24 ist effektiv von dem Datenausgangsanschluss 28 getrennt.
Das Latch 10 arbeitet, wenn freigegeben, d. h. wenn G hoch ist, die Eingangsdaten D auf den Ausgangsanschluss 28 zu übertragen und wenn nicht freigegeben, d. h. wenn G niedrig ist, den vorliegenden Wert der Ausgangsdaten Q beizubehalten. Die ersten und zweiten Inverter 20, 22 mit drei Zuständen werden durch ein Aktivierungssignal G und dessen Komplement GN getriggert, die durch zweite beziehungsweise erste Inverter 12, 14 erzeugt werden, so dass, wenn das Latch freigegeben ist, die Inverter 20, 22 mit drei Zuständen die dritten und vierten Inverter 16, 18 ansteuern, so dass sich die Eingangsdaten D auf den Ausgangsanschluss 28 ausbreiten. Wenn nicht freigegeben, wird der Wert der Ausgangsdaten Q bei seinem Stromwert ungeachtet des Wertes der Eingangsdaten D gehalten.
Der zweite Inverter 22 mit drei Zuständen und der vierte Inverter 18 bilden effektiv eine Halteschaltung zum Halten des Stromwerts des Ausgangs, wenn der Inverter 20 mit drei Zuständen nicht freigegeben ist, G = 0, d. h. das Latch nicht freigegeben ist. Wenn das Latch 10 freigegeben ist, G = 1, ist der erste Inverter 20 mit drei Zuständen freigegeben und invertiert die Eingangsdaten D und gibt deren Komplement DN aus. Die invertierten Eingangsdaten DN werden dann durch den dritten Inverter 16 invertiert, um die Ausgangsdaten Q an den Ausgangsanschluss 28 zu geben.
Wenn der erste Inverter 20 mit drei Zuständen nicht freigegeben ist, G = 0, ist der Ausgang 32 des ersten Inverters 22 mit drei Zuständen nicht freigegeben und eine hohe Impedanz, d. h. ein offener Stromkreis, liegt an dem Ausgang 32 vor. Der erste Inverter 20 mit drei Zuständen ist effektiv nicht verbunden und der vierte Inverter 18 stellt den vorhergehenden Wert der Eingangsdaten D(–1) an dem Eingang 34 des zweiten Inverters 22 mit drei Zuständen bereit. Wenn das Latch 10 nicht freigegeben ist, d. h. GN = 1, ist der zweite Inverter 22 mit drei Zuständen freigegeben und der vorhergehende Wert der invertierten Eingangsdaten DN(–1) wird von dem zweiten Inverter 22 mit drei Zuständen ausgegeben. Diese werden dann an dem Eingang 32 des dritten Inverters 16 bereitgestellt, wo sie invertiert werden und der vorhergehende Wert der Eingangsdaten D(–1) wird an dem Ausgangsanschluss 28 des Latchs 10 erzeugt.
Solange wie das Latch 10 nicht freigegeben ist, d. h. G = 0, und daher der erste Inverter 20 mit drei Zuständen nicht freigegeben ist und der zweite Inverter 22 mit drei Zuständen freigegeben ist, wird der gegenwärtige Wert der Eingangsdaten D an dem Eingang 34 des zweiten Inverters 22 mit drei Zuständen bereitgestellt werden und dieser Stromwert wird an dem Ausgangsanschluss 28 ungeachtet von Änderungen des Signals D an dem Eingangsanschluss 24 beibehalten werden.
Alle vier Inverter können Standard CMOS-Inverter sein. 1b veranschaulicht ein Beispiel eines Standard CMOS-Inverters, eines solchen wie diejenigen in 1a veranschaulichten, der einen PMOS-Transistor 40₁ und einen NMOS-Transistor 42₁ umfasst. Die jeweiligen Gate-Elektroden und Drain-Elektroden der PMOS- und NMOS-Transistoren 40, 42 sind miteinander verbunden, um entsprechende Eingangs- und Ausgangsanschlüsse des Inverters zu bilden. Die Source-Elektrode des PMOS-Transistors ist mit einer positiven Stromversor gungs-Schiene VDD verbunden und die Source-Elektrode der NMOS-Transistoren ist mit einer negativen Versorgungsschiene GND verbunden.
1c veranschaulicht ein Beispiel eines Standard CMOS-Inverters mit drei Zuständen, einem solchen wie diejenigen in 1a veranschaulichten, der erste und zweite PMOS-Transistoren 40₂ , 40₃ und erste und zweite NMOS-Transistoren 42₂ , 42₃ umfasst. Die jeweiligen Gate-Elektroden der zweiten PMOS- und NMOS-Transistoren 40₃ , 42₃ sind miteinander verbunden, um den Eingangsanschluss des Inverters mit drei Zuständen zu bilden. Die Source-Elektrode des zweiten PMOS-Transistors 40₃ ist mit der positiven Stromversorgung VDD verbunden und die Source-Elektrode des zweiten NMOS-Transistors ist mit der negativen Versorgung GND verbunden.
Die jeweiligen Drain-Elektroden des ersten PMOS- und des ersten NMOS-Transistors 40₂ , 42₂ sind miteinander verbunden, um den Ausgangsanschluss des Inverters mit drei Zuständen zu bilden. Die Source-Elektrode des ersten PMOS-Transistors 40₂ ist mit der Drain-Elektrode des zweiten PMOS-Transistors 40₃ verbunden und die Source-Elektrode des ersten NMOS-Transistors 42₂ ist mit der Drain-Elektrode des zweiten NMOS-Transistors 42₃ verbunden. Die Gate-Elektrode des ersten PMOS-Transistors wirkt als ein erster Steueranschluss für den Inverter mit drei Zuständen und die Gate-Elektrode des ersten NMOS-Transistors wirkt als ein zweiter Steueranschluss für den Inverter mit drei Zuständen.
Bezugnehmend auf 1a kann man klar sehen, dass ein derartiges Latch 10 sowohl das Freigabesteuersignal G als auch dessen Komplement GN zum Betrieb der Inverter 20, 22 mit drei Zuständen erfordert. Wie leicht aus 1b und 1c abgeleitet werden kann, umfasst das Latch der 1a insgesamt sechzehn NMOS- und PMOS-Transistoren und leidet daher an dem Nachteil, dass es eine große Zellengröße und einen hohen Energieverbrauch aufweist: insbesondere durch die gegebene Tatsache, dass PMOS-Transistoren beinahe die dreifache physikalische Größe von NMOS-Transistoren haben müssen, um den Stromhandhabungs-Fähigkeiten angepasst zu sein.
2 veranschaulicht ein alternatives herkömmliches statisches Latch. Dieses Latch 50 umfasst vier Inverter 52, 54, 56, 58, eine Übertragungsschaltung 60 und drei Eingangs-/Ausgangsanschlüsse 62, 64, 66.
Alle vier Inverter 52–58 in dieser 2 können Standard CMOS-Inverter des in 1 veranschaulichten Typs sein. Die Inverter 52 und 54 entsprechen jeweils den Invertern 12 und 14 der 1a.
Die Übertragungsschaltung 60 umfasst einen NMOS-Transistor 68 und einen PMOS-Transistor 60, deren jeweilige Drain-Anschlüsse und Source-Anschlüsse miteinander verbunden sind. Die gemeinsamen Drain-Anschlüsse bilden den Dateneingangsanschluss 62 des Latchs 50, der ein Eingangsdatensignal D überträgt. Die gemeinsamen Source-Anschlüsse 69 sind mit den jeweiligen Eingangs- und Ausgangsanschlüssen der Inverter 56 und 58 verbunden. Die jeweiligen Ausgangs- und Eingangsanschlüsse der Inverter 56 und 58 sind miteinander verbunden und bilden den ein Ausgangsdatensignal Q übertragenden Datenausgangsanschluss 62 des Latchs 50. Daher sind Inverter 56 und 58 auf wechselseitige Weise verbunden. Der Gate-Anschluss des PMOS-Transistors 70 ist mit dem Ausgang des ersten Inverters 52 verbunden und empfängt das invertierte Aktivierungssignal GN. Der Gate-Anschluss des NMOS-Transistors 68 ist mit dem Ausgang des zweiten Inverters 54 verbunden und empfängt das Aktivierungssignal G.
Die Übertragungsschaltung 60 des Latchs 50 arbeitet, die Eingangsdaten D auf den Ausgangsanschluss 66 zu übertragen, wenn freigegeben. Wenn nicht freigegeben, werden die Eingangsdaten nicht übertragen. Der Inverter 58, dessen Eingangsanschluss mit dem Ausgangsanschluss 66 des Latchs 60 verbunden ist, und dessen Ausgangsanschluss mit anderen mit dem gemeinsamen Source-Anschluss 69 der Übertragungsschaltung 60 verbunden ist, stellt eine Rückkopplungsschleife bereit. Diese Rückkopplungsschleife stellt sicher, dass der Wert der Ausgangsdaten Q bei deren gegenwärtigem Wert ungeachtet von Änderungen der Eingangsdaten D gehalten wird, wenn die Übertragungsschaltung 60 nicht freigegeben ist.
Wie in dem Fall des Latchs 10 der 1a benötigt das Latch 50 jedoch sowohl das Aktivierungssignal G als auch dessen Komplement GN. Ferner stellt die Übertragungsschaltung 60, wenn sie transparent ist, d. h. freigegeben, einen direkten Pfad von dem Eingangsanschluss 62 der Übertragungsschaltung 60 zu den gemeinsamen Source-Ausgangsanschlüssen 69 der Übertragungsschaltung 60 dar. Dieser direkte Pfad verursacht übermäßiges Rauschen auf den Eingangsdaten D, wenn die Eingangsdaten D ihren Zustand ändern. Ferner enthält die Übertragungsschaltung 60 sowohl einen PMOS- als auch einen NMOS-Transistor. Da PMOS-Transistoren nahezu dreimal so groß wie ihre äquivalenten NMOS-Transistoren sind, erhöht das Einbeziehen von PMOS-Transistoren daher unvorteilhaft die benötigte Zellfläche. Obwohl das Latch 50 der 2 sechs Transistoren weniger als das Latch 10 der 1a benötigt, benötigt das Latch 50 der 2 dennoch nichtsdestoweniger eine relativ große Zellfläche.
Weitere Informationen über Latch, Flip-Flops und dergleichen kann man bei William J. Dally, John W. Poulton, "Latches and Flip-Flops" in Kapitel 12 von "Digital Systems Engineering", 1999 und US-Patent Nr. 5,789,956 finden.
Wie durch 1 und 2 veranschaulicht, werden somit in einem typischen statischen CMOS-Latch insgesamt zwischen zehn und sechzehn MOSFETs benutzt. Die für jedes Latch 10, 50 benötigte große Zahl von MOSFET-Bauelementen führt zu außergewöhnlich großen Zellflächen, was von Nachteil ist. Wie von den in 1 und 2 veranschaulichten Latchn 10, 50 deutlich wird, erfordert ein Betrieb dieser Latch 10, 50 ferner sowohl das Aktivierungssignal G als auch sein Komplement GN, was ein weiterer Nachteil ist. Deshalb werden vier zusätzliche MOSFETs, d. h. zwei zusätzliche Inverter 12, 14 benötigt, um diese Signale G, GN zu erzeugen.
Die Aufgabe der vorliegenden Erfindung ist es, die Packungsdichte und die Zellfläche eines eine Vielzahl von statischen Latchn enthaltenden Bauelements zu reduzieren.
Es ist daher wünschenswert, die Anzahl an Komponenten durch Vorsehen einer Latch-Schaltungsanordnung zu reduzieren, die das Komplement GN des Aktivierungssignals G nicht benötigt.
Die Aufgabe der vorliegenden Erfindung wird gemäß einer Schaltung wie in Anspruch 1 definiert erreicht.
Das Latch erfordert daher nicht sowohl das Aktivierungssignal G als auch sein Komplement GN. Die Anzahl von Komponenten kann reduziert werden und somit kann die Zellfläche jedes diese Latch enthaltenden Bauelementes reduziert werden. Ferner weist das Latch gemäß der vorliegenden Erfindung eine geringe Taktgeberbelastung, einen reduzierten Unterschwellen-Verlust, eine verbesserte Geschwindigkeit und einen reduzierten Energieverbrauch auf.
Diese und andere Aspekte der Erfindung werden aus den und mit Bezug auf die hiernach beschriebenen Ausführungsformen offensichtlich werden und erläutert.
Ausführungsformen der vorliegenden Erfindung werden nun mit Bezug auf die begleitenden Zeichnungen beschrieben werden, bei denen:
1a–1c schematische Schaltbilder eines Beispiels eines herkömmlichen statischen Latchs veranschaulichen;
2 ein schematisches Schaltbild eines anderen Beispiels eines herkömmlichen statischen Latchs veranschaulicht;
3 ein schematisches Schaltbild des Latchs gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht;
4 ein Layout des Latchs der 3 veranschaulicht;
5 ein zwei in Reihe verbundene Latch gemäß der Ausführungsform der vorliegenden Erfindung umfassendes Schieberegister veranschaulicht;
6 die Wellenformen für die in 5 gezeigten Schieberegister veranschaulicht;
7 eine Schaltung zur Umwandlung eines Einzelschienen-Datensignals in für das Latch gemäß der Ausführungsform der vorliegenden Erfindung geeignete Zweifachschienen-Signale veranschaulicht;
8 die Wellenformen der Einzel-in-Zweifachschienen-Umwandlungsschaltung der 7 veranschaulicht;
9 ein schematisches Schaltbild einer alternativen Ausführungsform der vorliegenden Erfindung ist;
10 ein schematisches Schaltbild einer weiteren alternativen Ausführungsform der vorliegenden Erfindung ist;
11 ein schematisches Schaltbild des Latchs der vorliegenden Erfindung ist, welches eine logische Funktion ausführt;
12 ein die Latch der vorliegenden Erfindung umfassendes Schieberegister veranschaulicht; und
13 ein alternatives, die Latch der vorliegenden Erfindung umfassendes Schieberegister veranschaulicht.
Eine Ausführungsform der vorliegenden Erfindung wird nun mit Bezug auf 3 beschrieben werden. Das Latch 80 umfasst zwei Inverter 82, 84, drei NMOS-Transistoren 86, 88, 90 und fünf Eingangs-/Ausgangsanschlüsse 92, 94, 96, 98, 100.
Die zwei Inverter 82, 84 in dieser 3 können Standard CMOS-Inverter des in 1b veranschaulichten Typs sein. Die Inverter 82 und 84 entsprechen den jeweiligen Invertern 58 und 56 der 2.
Die ersten und zweiten Transistoren 86, 88 haben ihre jeweiligen Source-Anschlüsse 93 miteinander verbunden. Diese gemeinsamen Source-Anschlüsse 93 sind auch mit dem Drain-Anschluss des dritten Transistors 90 verbunden. Der Drain-Anschluss des ersten Transistors 86 bildet einen Datenausgangsanschluss 98, der das komplementäre Datenausgangssignal QN des Latchs überträgt. Der Drain-Anschluss des zweiten Transistors 88 bildet einen Datenausgangsanschluss 100, der ein Datenausgangssignal Q des Latchs überträgt. Der Source-Anschluss des dritten Transistors 90 ist mit der negativen Versorgungsschiene GND verbunden. Die drei NMOS-Transistoren 86, 88, 90 sind gemeinschaftlich zu einer Gruppe zusammengefasst, um eine Eingangsschaltung 99 des Latchs 80 zu bilden. Die zwei Inverter 82, 84 sind auf wechselseitige Weise zwischen den zwei Ausgangsanschlüssen 98, 100 des Latchs angeschlossen. Die jeweiligen Gate-Anschlüsse des ersten und zweiten Transistors 86, 88 entsprechen jeweils den zwei Dateneingangsanschlüssen 92 und 94. Die zwei Dateneingangsanschlüsse 92 und 94 übertragen jeweils die komplementären Eingangsdatensignale D und DN. Der Gate-Anschluss des dritten Transistors 90 entspricht einem Eingangssteueranschluss 96, der das Eingangssteuersignal G überträgt.
Das Layout des Latchs der 3 ist in 4 gezeigt.
Der Betrieb des Latchs 80 der 3 und 4 ist sehr einfach. Wenn das Aktivierungssignal G auf dem Steueranschluss 96 hoch ist, ist das Latch transparent, das heißt, die jeweilig komplementären Eingangssignale D, DN auf den jeweiligen Eingangsanschlüssen 92, 94 können sich frei zu ihren jeweiligen Ausgangsanschlüssen 100, 98 ausbreiten, die die komplementären Ausgangssignale QN, Q übertragen. Wenn das Aktivierungssignal G auf dem Steueranschluss 96 niedrig ist, sind die komplementären Eingangssignale D und DN von den Ausgangsanschlüssen 98, 100 getrennt. In diesem Zustand, dem Haltezustand, halten die komplementären Ausgangssignale Q und QN des Latchs 80 ihren letzten Wert. In diesem Haltezustand ist den komplementären Eingängen D und DN nicht erlaubt, gleichzeitig hoch zu sein, ansonsten ist der Zustand des Latchs 80 zerstört.
Die Wahrheitswert-Tabelle für das Latch 80 der 3 ist in Tabelle I unten gezeigt. Tabelle I Funktions-Verhalten des Latchs

D DN G Q QN

1 1 - undefiniert

- - 0 Q(–1) QN(–1)

1 0 1 1 0

0 1 1 0 1
Die Dateneingangssignale und -ausgangssignale sind oben sowohl in wahrer als auch komplementärer Form dargestellt. Natürlich versteht sich, dass ein gleichzeitiger Hochwert auf D und DN in der Praxis vermieden werden würde, wenn das Latch 80 in dem Haltezustand ist, d. h. das Aktivierungssignal G = 0 ist. Ansonsten ist der Zustand des Latchs 80 verloren.
Der Latch-Zustand ändert sich durch Erzwingen einer logischen "0" an einem der Ausgangsanschlüsse 98, 100. Dieses Prinzip wird häufig bei SRAM-Speicherzellen benutzt.
Gemäß den Ausführungsformen der vorliegenden Erfindung kann ein Sicherstellen, dass die komplementären Eingangssignale D, DN niemals gleichzeitig hoch sind, wenn das Latch 80 in seinem Haltezustand ist, d. h. wenn das Latch 80 nicht freigegeben ist, auf wenigstens zwei Weisen garantiert werden, bei denen die komplementären Eingangssignale D und DN mit den komplementären Ausgangsanschlüssen der anderen vorhergehenden Latchzellen (wie mit Bezug auf 5 unten detaillierter beschrieben) verbunden sind oder die zwei komplementären Eingangssignale D und DN aus einem Einzelschienensignal D' mittels einer unten in Bezug auf 7 detaillierter beschriebenen Eingangsstufe abgeleitet werden.

Ein Vergleich des Latchs 80 mit sieben Transistoren der vorliegenden Erfindung mit dem in 1a gezeigten herkömmlichen Latch 10 ist in Tabelle II unten gegeben. Tabelle II Vergleich des vorgeschlagenen Latchs der Fig. 3 mit dem herkömmlichen Latch der Fig. 1a

	Latch der vorliegenden Erfindung	Latch mit Inverter mit drei Zuständen
Prinzip	statisch	Std. Zellen-Latch
Fläche	4,7	18,2	μm²
Verzögerung	125	165	ps
Speicherzeit	statisch	statisch	μs
D (DN) Eingangs-Kap.	2 × 0,64	2,9	fF
G Eingangs-Kap.	0,68	2,5	fF
Energie (Takt lediglich)	0,99	17	nW/MHz
Energie (100% Daten + Takt)	22	61	nW/MHz

Wie aus Tabelle II oben klar wird, ist die Größe des Latchs 80 gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung außerordentlich gegenüber dem herkömmlichen Drei-Zustands-Inverter-Latch 10 der 1a verbessert. Seine Größe ist um ungefähr 75% verringert. Mit Bezug auf die in den in Tabelle II aufgelisteten Vergleichen ausgeführte Verzögerungsmessung wurden zwei der entsprechenden Latch 80 seriell wie in 5 gezeigt verbunden. Die Ergebnisse in Tabelle II veranschaulichen, dass signifikante Verbesserungen bei einer Reduzierung der Verzögerung von 165 ps auf 125 ps erreicht wurden. Die Kapazität auf den Eingangsdatenanschlüssen 92, 94 und dem Eingangssteueranschluss 96 ist ebenso beachtlich geringer als diejenige des herkömmlichen Drei-Zustands-Inverter-Latchs 10. Weitere signifikante Verbesserungen wurden durch Reduzierung des Energieverbrauchs des Latchs 80 erreicht. Die Ergebnisse in Tabelle II zeigen eine nur mit dem Taktgeber und auch mit den Daten und dem Taktgeber verringerte verbrauchte Energie.
Das Latch 80 gemäß der Ausführungsform der vorliegenden Erfindung ist besonders brauchbar in FIFO-Modulen. Derartige FIFOs werden bei digitalen Auf-einem-Chip-Systemen für die Speicherung von Zwischendaten benutzt, wenn diese auf dem Weg zu weiterer Signalverarbeitung sind. Wenn die Taktsignale mit zeitlich selbst festgelegten Schaltkreisen, zum Beispiel wie in der MOUSETRAP FIFO Montek Singh und Steven M. Nowick, "MOUSETRAP: Ultra-High-Speed Transition-Signaling Asynchronous Pipelines" im IEEE ICCD 2001-Konzept offenbart, erzeugt werden, kann ein das Latch 80 gemäß der Ausführungsform der vorliegenden Erfindung umfassendes FIFO ohne die Gegenwart eines globalen Taktsignals realisiert werden. Das MOUSETRAP FIFO ist asynchron und daher braucht ein Lesen und ein Schreiben nicht synchron zu erfolgen. Daher ist das MOUSETRAP FIFO ein perfekter Pufferspeicher in einem Zeit-Domainschnittpunkt. Ein das Latch 80 der bevorzugten Ausführungsform der vorliegenden Erfindung enthaltendes MOUSTRAP FIFO ist eine sehr wirksame Ausführung der Zustandselemente. Der verbesserte Wirkungsgrad beruht auf der kleinen Zellgröße des Latchs 80 der Ausführungsform der vorliegenden Erfindung und der Tatsache, dass lediglich eine Polarität des Aktivierungssignals G für seine Transparenz- und Haltebetriebsarten erforderlich ist. Wie in 1a und 2 gezeigt, benötigt ein gewöhnliches Latch 10, 50 sowohl das Aktivierungssignal G und dessen Komplement GN.
Ferner hat das Latch 80 gemäß der Ausführungsform in der vorliegenden Erfindung einen Vorteil, indem es in einer Niedervoltumgebung, d. h. 3 Volt oder weniger, benutzt werden kann, da die Eingangssignale D, DN, G in das Latch 80 lediglich eine Transistorschwellenspannung Vt zu überwinden brauchen, um seine entsprechenden Transistoren zu schalten.
5 zeigt eine Kette von ersten und zweiten Latchn 80₁ , 80₂ der in 3 veranschaulichten Art, die betriebsbereit verbunden sind, um ein einfaches Schieberegister 110 zu bilden. Obwohl für die Zwecke unserer Erläuterung hier zwei Latch 80₁ , 80₂ gezeigt sind, kann man zu dem Schluss gelangen, dass irgendeine Anzahl "N" von Latchn 80 zu Ketten beliebiger Länge verbunden sein können. Unter anderen kann ein Schieberegister und ein FIFO somit abhängig von der Steuerung der Latch 80_N realisiert werden.
Jedes der Latch 80₁ , 80₂ umfasst komplementäre Dateneingangsanschlüsse, komplementäre Datenausgangsanschlüsse und einen einzelnen Eingangssteueranschluss.
Das erste Latch 80₁ empfängt entsprechende komplementäre Eingangsdatensignale D₁, DN₁ auf seinen entsprechenden komplementären Dateneingangsanschlüssen 112, 114 und stellt entsprechende komplementäre Ausgangsdatensignale Q₁, QN₁ auf seinen entsprechenden komplementären Datenausgangsanschlüssen 116, 118 bereit. Das zweite Latch 80₂ empfängt entsprechende komplementäre Eingangsdatensignale D₂, DN₂ auf seinen entsprechenden komplementären Dateneingangsanschlüssen 116, 118 und stellt entsprechende komplementäre Ausgangsdatensignale Q₂, QN₂ auf seinen entsprechenden komplementären Datenausgangsanschlüssen 120, 122 bereit. Die komplementären Datenausgangsanschlüsse 116, 118 des ersten Latchs 80₁ sind direkt angeschlossen an, und bilden somit, die komplementären Dateneingangsanschlüsse 116, 118 des zweiten Latchs 80₂ . Daher dienen die komplementären Ausgangsdatensignale Q₁, QN₁ des ersten Latchs 80₁ als die komplementären Eingangsdatensignale D₂, DN₂ des zweiten Latchs 80₂ .
Wie in den Wellenformen der 6 gezeigt, werden die komplementären Eingangsdatensignale D₁, DN₁ des ersten Latchs 80₁ durch das Register heraus zu den komplementären Datenausgangsanschlüssen 120, 122 des zweiten Latchs 80₂ geschoben.
In 6 sind vielfältige Wellenformen gezeigt, die einer Anwendung eines Schieberegisters 110 entsprechen. Das Verhalten des Schieberegisters 110 wird realisiert, wenn das Aktivierungssignal G der geraden Latch in der Kette das Komplement der ungeraden Latch ist. Daher bildet in einer derartigen Realisierung ein Paar von in der Kette aufeinanderfolgenden Latchn 80₁ , 80₂ ein Master/Slave-Flip-Flop.
Man beachte, dass Datenausgangssignale Q und QN des Latchs 80 niemals zur gleichen Zeit hoch sind. Dies ist immer der Fall, da dies einen Übergang auf eine logische "0" auf einem Dateneingangsanschluss erfordert, bevor der andere Dateneingangsanschluss sich auf eine logische "1" nach einer Inverterverzögerung ändert.
Wenn das Latch 80 in dem Haltezustand ist, d. h. G = 0, ist es notwendig, dass die Eingangsdaten D und ihr Komplement DN nicht beide zur gleichen Zeit hoch sind, wenn von D = 1, DN = 0 auf D = 0, DN = 1 geschaltet wird, da dies die Inhalte des Latchs beschädigen würde. Wie in 5 veranschaulicht, tritt D = 1 und DN = 1 niemals auf, wenn das Latch 80 der bevorzugten Ausführungsform der vorliegenden Erfindung seriell angeschlossen ist. Es ist jedoch notwendig, sicherzustellen, dass D = 1 und DN = 1 nicht für das erste Latch 80₁ in der Kette auftritt.
Aus diesem Grund kann die in 7 angegebene Schaltung mit dem Latch 80 der bevorzugten Ausführungsform der vorliegenden Erfindung benutzt werden. Die Schaltung der 7 ist eine einfache Umwandlungsschaltung 130 zum Übersetzen eines Einfachschienen-Dateneingangssignals D' in zwei Zweifachschienen-codierte Signale. Wellenaufzeichnungen der Schaltung der 7 sind in 8 gegeben.
Die Umwandlungsschaltung 130 umfasst einen Inverter 132, einen PMOS-Transistor 134, einen NMOS-Transistor 136 und drei Eingangs-/Ausgangsanschlüsse 138, 140, 142.
Der Inverter 132 in dieser 7 kann ein Standard CMOS-Inverter der in 1b veranschaulichten Art sein. Der Source-Anschluss des PMOS-Transistors 134 ist mit dem Eingangsdatenanschluss 138 der Umwandlungsschaltung verbunden, der das Eingangsdatensignal D' überträgt und der Drain-Anschluss des PMOS-Transistors 134 ist mit dem Drain-Anschluss des NMOS-Transistors 136 verbunden. Die gemeinsamen Drain-Anschlüsse des PMOS- und NMOS-Transistors 134, 136 bilden Ausgangsdatenanschlüsse 142 der Umwandlungsschaltung, die das Ausgangsdatensignal Q übertragen. Die Gate-Elektrode des PMOS-Transistors 134 und die Source-Elektrode des NMOS-Transistors 136 sind mit der negativen Versorgungsschiene GND verbunden. Der Eingang des Inverters 132 ist mit dem Eingangsdatenanschluss 138 der Umwandlungsschaltung verbunden. Der Ausgang des Inverters 132 ist mit dem Gate-Anschluss des NMOS-Transistors 136 verbunden und bildet einen Ausgangsdatenanschluss 140 der Umwandlungsschaltung, der das komplementäre Ausgangsdatensignal QN überträgt.
Die Umwandlungsschaltung 130 arbeitet, um das einzelne Dateneingangssignal D' an dem Eingangsdatenanschluss 138 in Zweifach-Datenausgangssignale Q und QN an den entsprechenden Ausgangsdatenanschlüssen 142, 140 umzuwandeln, von denen eines der Datenausgangssignale QN das Inverse des anderen Q und das Inverse des Dateneingangssignals D' wie in 8 veranschaulicht ist.
9 veranschaulicht eine alternative Ausführungsform des Latchs 80 der vorliegenden Erfindung, bei dem anstelle des Hinunterzieh-Netzwerks der 3 ein Hinaufzieh-Schaltkreis benutzt wird, um den Zustand dieser Ausführungsform 80' des Latchs 80 zu ändern.
Das Latch 80' der 9 umfasst zwei Inverter 150, 152, fünf Eingangs-/Ausgangsanschlüsse 154, 156, 158, 160, 162 und drei PMOS-Transistoren 164, 166, 168.
Die zwei Inverter 150, 152 in dieser 9 können Standard CMOS-Inverter der in 1b veranschaulichten Art sein. Die Inverter 150 und 152 entsprechen den jeweiligen Invertern 82 und 84 der 3.
Bezugnehmend auf 9 sind die jeweiligen Source-Anschlüsse 163 des ersten und zweiten PMOS-Transistors 164, 166 miteinander verbunden. Diese gemeinsamen Source-Anschlüsse 163 sind ebenso mit dem Drain-Anschluss des dritten PMOS-Transistors 168 verbunden. Der Drain-Anschluss des ersten Transistors 164 bildet den Ausgangsanschluss 160, der ein komplementäres Datenausgangssignal QN des Latchs überträgt. Der Drain-Anschluss des zweiten PMOS-Transistors 166 bildet den Ausgangsanschluss 162, der ein Datenausgangssignal Q des Latchs überträgt. Der Source-Anschluss des dritten PMOS-Transistors 168 ist mit der positiven Versorgungsschiene VDD verbunden. Die zwei Inverter 150, 152 sind auf wechselseitige Weise zwischen den zwei Ausgangsanschlüssen 160, 162 der Latch angeschlossen. Die jeweiligen Gate-Anschlüsse des ersten und zweiten PMOS-Transistors 164, 166 entsprechen jeweils den zwei Dateneingangsanschlüssen 154 und 156. Die zwei Dateneingangsanschlüsse 154 und 156 übertragen jeweils die komplementären Eingangsdatensignale D und DN. Der Gate-Anschluss des dritten PMOS-Transistors 168 entspricht einem Eingangssteueranschluss 158, der das Steuersignal GN überträgt, welches das Komplement des Aktivierungssignals G in 3 ist.
Ein Betrieb des Latchs 80' der 9 ist ähnlich demjenigen des in 3 gezeigten Latchs 80. In dieser besonderen Ausführungsform des Latchs 80' darf D = 0 und DN = 0 jedoch nicht zur gleichen Zeit auftreten oder der Inhalt des Latchs 80' wird zerstört werden und das Latch 80' wird transparent, d. h. freigegeben, wenn GN = 0.
Eine weitere alternative Ausführungsform der vorliegenden Erfindung ist in 10 gezeigt.
Bei dieser Ausführungsform 80'' des Latchs ist das Latch 80 der 3 angepasst worden, zwei Eingangsschaltungen 99₁ , 99₂ der in 3 gezeigten Art zu enthalten. Bezugnehmend auf 10 haben die Eingangsschaltungen 99₁ , 99₂ jeweils zwei Sätze von Eingangs- beziehungsweise Steuersignalen D₁, DN₁, G₁ beziehungsweise G₂, DN₂, G₂. Der Einfachheit halber sind lediglich zwei Eingangsschaltungen 99₁ , 99₂ veranschaulicht worden, aber man kann erkennen, dass irgendeine Zahl "N" von Eingangsschaltungen 99 realisiert werden kann. Die jeweiligen komplementären Datenausgangsanschlüsse der zwei Eingangsschaltungen 99₁ , 99₂ sind jeweils miteinander verbunden, um gemeinsame komplementäre Datenausgangsanschlüsse 98' und 100' zu bilden, zwischen denen die Inverter 82, 84 wechselseitig angeschlossen sind, die entsprechend die komplementären Datenausgangssignale QN, Q übertragen.
Bei dieser Ausführungsform des Latchs 80'' wird das Hinunterzieh-Netzwerk der NMOS-Transistoren wie in 3 benutzt, aber man versteht selbstverständlich, dass dieses Latch 80'' mit einem Hinaufzieh-Netzwerk von PMOS-Transistoren 164, 166, 168 wie in 9 gezeigt realisiert sein könnte.
11 veranschaulicht eine Anwendung des statischen Latchs gemäß der Ausführungsform der vorliegenden Erfindung zum Ausführen einer Booleschen-Funktion. In dieser exemplarischen Ausführungsform A UND B, wenn das Aktivierungssignal G = 1.
Die statische Latch-Schaltung 180 der 11 umfasst zwei Inverter 182, 184, fünf NMOS-Transistoren 186, 188, 190, 192, 194 und fünf Eingang-/Ausgangsanschlüsse 196, 198, 200, 202, 204.
Die zwei Inverter 182, 184 in dieser 11 können Standard CMOS-Inverter der in 1b veranschaulichten Art sein. Die Inverter 182 und 184 entsprechen jeweils den Invertern 82 und 84 der 3.
Die ersten, zweiten und dritten NMOS-Transistoren 186, 188, 190 sind jeweils seriell miteinander verbunden. Die vierten und fünften NMOS-Transistoren 192, 194 sind jeweils parallel zueinander angeschlossen.
Die Drain-Elektrode des ersten NMOS-Transistors 186 ist mit den jeweiligen Eingangs- und Ausgangsanschlüssen der zwei Inverter 184 und 182 verbunden und bildet den komplementären DatenAusgangsanschluss 206 der statischen Latch-UND-Schaltung 180, welcher das komplementäre Datenausgangssignal QN überträgt. Die Drain-Elektrode des zweiten NMOS-Transistors 188 ist mit der Source-Elektrode des ersten NMOS-Transistors 186 verbunden. Die Drain-Elektrode 210 des dritten NMOS-Transistors 190 ist mit der Source-Elektrode des zweiten NMOS-Transistors 188 verbunden. Die Source-Elektrode des dritten NMOS-Transistors 190 ist mit der negativen Versorgungsschiene GND verbunden.
Die Gate-Elektroden der jeweiligen ersten und zweiten NMOS-Transistoren 186 und 188 bilden Dateneingangsanschlüsse 196 beziehungsweise 198 der statischen Latch-UND-Schaltung 180, die Dateneingangssignale A beziehungsweise B übertragen. Die Gate-Elektrode des dritten Transistors 190 bildet den Steuereingangsanschluss 204 der statischen Latch-UND-Schaltung 180, welcher das Steuereingangssignal G überträgt.
Die Drain-Elektroden des vierten und fünften NMOS-Transistors 192, 194 sind mit den jeweiligen Eingangs- und Ausgangsanschlüssen der zwei Inverter 182 und 184 verbunden und bilden den Datenausgangsanschluss 208 der statischen Latch-UND-Schaltung 180, welcher das Datenausgangssignal Q überträgt. Die Source-Elektroden des vierten und fünften NMOS-Transistors 182, 184 sind beide mit der Drain-Elektrode 210 des dritten NMOS-Transistors 190 verbunden.
Die Gate-Elektroden der jeweiligen vierten und fünften NMOS-Transistoren 192 beziehungsweise 194 bilden die komplementären Dateneingangsanschlüsse 200 beziehungsweise 202 der statischen Latch-UND-Schaltung 180, welche die komplementären Dateneingangssignale AN beziehungsweise BN übertragen.
12 veranschaulicht eine Kette von zwei einfachen Schieberegistern 110₁ , 110₂ gemäß den Ausführungsformen der vorliegenden Erfindung.
Die Kette der ersten und zweiten Schieberegister 110₁ , 110₂ der in 5 veranschaulichten Art sind betriebsbereit verbunden, um ein VierfachLatch-Schieberegister 220 zu bilden. Obwohl für die Zwecke der Erläuterung hier zwei Schieberegister 110₁ , 110₂ gezeigt sind, versteht sich, dass irgendeine Anzahl "N" von Schieberegistern 110 zu Ketten von beliebiger Länge verbunden sein kann.
Jedes der Schieberegister 110₁ , 110₂ umfasst komplementäre Dateneingangsanschlüsse, komplementäre Datenausgangsanschlüsse und Zweifach-Steueranschlüsse.
Das erste Schiebregister 110₁ empfängt entsprechend komplementäre Eingangsdatensignale D, DN an seinen entsprechenden komplementären Dateneingangsanschlüssen 222, 224 und stellt entsprechende komplementäre Ausgangsdatensignale an seinen entsprechenden komplementären Datenausgangsanschlüssen 226, 228 bereit. Das zweite Schieberegister 110₂ empfängt die entsprechenden komplementären Ausgangsdatensignale von den komplementären Datenausgangsanschlüssen 226, 228 als seine komplementären Eingangsdatensignale und stellt entsprechende komplementäre Ausgangsdatensignale Q, QN an seinen entsprechenden komplementären Datenausgangsanschlüssen 230, 232 bereit. Daher dienen die komplementären Ausgangsdatensignale des ersten Schieberegisters 110₁ als die komplementären Eingangsdatensignale des zweiten Schieberegisters 110₂ . Jedes der Schieberegister 110₁ , 110₂ empfängt die jeweiligen Datensteuersignale G1 und G2 an jeweiligen Datensteueranschlüssen 234 und 236.
Die Schaltung der 12 verhält sich wie ein 2-Bit-Schieberegister, wenn die Wellenformen der Datensteuersignale G₁ und G₂ nicht-überlappende Pulse sind. Auf diese Art bildet jedes Paar der Latch innerhalb der jeweiligen Schieberegister 110₁ , 110₂ ein Master/Slave-Flip-Flop.
Durch Verwenden der Latch der Ausführungsformen der vorliegenden Erfindung können viel kleinere Schieberegisterausführungen realisiert werden.
Bezugnehmend auf 13 kann eine noch kleinere Ausführung der in 12 gezeigten Schaltung realisiert werden. Jedes Schieberegister 110₁ , 110₂ der Kette ist miteinander auf die gleiche Weise wie die Kette der 12 verbunden, ausgenommen, dass die Eingangssteueranschlüsse der Latch, welche von den Schieberegistern 110₁ , 110₂ umfasst sind, mit vier entsprechenden Datensteueranschlüssen 234, 235, 236, 237 verbunden sind, die die entsprechenden Eingangsdatensteuersignale G₁–G₄ übertragen. Diese Freigabe-Eingangssteuersignale G₁–G₄ sind nicht-überlappende Pulse und jeder Puls ist kaskadiert, so dass ein Puls nach dem vorhergehenden auftritt. Diese besondere Ausführung sieht lediglich ein Slave-Latch pro 3 Bits in der Kette vor.
Obwohl bevorzugte Ausführungsformen des Bauelements der vorliegenden Erfindung in den begleitenden Zeichnungen veranschaulicht und in der vorangehenden detaillierten Beschreibung beschrieben worden sind, versteht man, dass die Erfindung nicht auf die offenbarten Ausführungsformen begrenzt ist, sondern für zahlreiche Variationen, Modifikationen geeignet ist, ohne von dem Umfang der Erfindung, wie in den folgenden Ansprüchen dargelegt, abzuweichen.

Claims

Statisches Latch (80, 80', 80'') zum Übertragen wenigstens eines ersten Eingangsdatensignals und eines zweiten Eingangsdatensignals, wobei das zweite Eingangsdatensignal das Komplement zu dem ersten Eingangsdatensignal ist, an entsprechende erste und zweite Ausgangsanschlüsse (98; 100, 160; 162), wenn das Latch durch ein Aktivierungssignal aktiviert ist, und zum Halten eines aktuellen Datenwertes an den Ausgangsanschlüssen (98; 100, 160; 162), wenn das Latch nicht auf diese Art aktiviert ist, wobei das statische Latch umfasst: – wenigstens einen ersten Eingangsanschluss (92, 154) zum Empfangen des wenigstens einen ersten Eingangsdatensignals; – wenigstens einen zweiten Eingangsanschluss (94, 156) zum Empfangen des wenigstens einen zweiten Eingangsdatensignals; – einen Steueranschluss (96, 158) zum Empfangen eines Aktivierungssignals, wobei das Aktivierungssignal einen ersten Transistor (90, 168) steuert, die wenigstens einen ersten Eingangsdaten wenigstens einen zweiten Transistor (86, 164) steuern und die wenigstens einen zweiten Eingangsdaten wenigstens einen dritten Transistor (88, 166) steuern, derart, dass der erste und zweite Transistor (90, 168; 86, 164) das erste Eingangsdatensignal auf den ersten Ausgangsanschluss (98, 160) übertragen und der erste und dritte Transistor (90, 168; 88, 166) das zweite Eingangsdatensignal auf den zweiten Ausgangsanschluss (100, 162) übertragen, wenn das Latch aktiviert ist, wobei das statische Latch weiter ein Paar back-to-back verbundener Inverter umfasst, das parallel zwischen dem ersten und zweiten Ausgangsanschluss (98; 100, 160; 162) gekoppelt ist, zum Aufrechterhalten der Stromdatenwerte an den Ausgangsanschlüssen (98; 100, 160; 162), wenn das Latch nicht auf diese Art aktiviert ist und der erste und der zweite Eingangsanschluss (92; 94) von den Ausgangsanschlüssen (98; 100) getrennt sind.
Statisches Latch gemäß Anspruch 1, wobei der erste, zweite und dritte Transistor (92; 94; 96) nMOS-Transistoren sind, die ein Pull-down-Netzwerk bilden.
Statisches Latch gemäß Anspruch 1, wobei der erste, zweite und dritte Transistor (168; 166; 164) pMOS-Transistoren sind, die ein Pull-up-Netzwerk bilden.
Statisches Latch gemäß Anspruch 1, wobei jeder der Inverter (82; 84, 150; 152) einen Transistor eines ersten Leitfähigkeitstyps und einen Transistor eines zweiten Leitfähigkeitstyps umfassen.
Statisches Latch gemäß Anspruch 1, wobei der erste, zweite und dritte Transistor (92; 94; 96, 168; 166; 164) von einem ersten Leitfähigkeitstyp sind.
Statisches Latch gemäß Anspruch 5, wobei ein Transistor des ersten Leitfähigkeitstyps ein NMOS-Feldeffekttransistor und ein Transistor des zweiten Leitfähigkeitstyps ein PMOS-Feldeffekttransistor ist.
Bistabile Speicherzelle, umfassend ein Latch gemäß einem der vorangehenden Ansprüche.
Schieberegister, umfassend eine Vielzahl von Latches gemäß einem der Ansprüche 1 bis 6.
Speichervorrichtung, umfassend eine Vielzahl von Latches gemäß einem der Ansprüche 1 bis 6.
Flipflop, umfassend eine Vielzahl von Latches gemäß einem der Ansprüche 1 bis 6.
Statische Latch-Schaltung, umfassend ein statisches Latch gemäß einem der Ansprühe 1 bis 6 und eine Umwandlungsschaltung (130) zum Umwandeln der wenigstens einen ersten Eingangsdaten in wenigstens ein die wenigstens einen ersten Eingangsdaten und die wenigstens einen zweiten Eingangsdaten umfassendes duales Eingangsdatensignal.
Vielzahl von statischen Latch-Schaltungen gemäß einem der Ansprüche 1 bis 6, die in einer integrierten Schaltung ausgebildet sind.