JPH07154213A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】この発明は、動作速度の高速化を図れる半導体
集積回路を提供することを目的とする。 【構成】Ｎチャネル型ＭＯＳトランジスタＮ１〜Ｎ６を
主たる構成素子としてラッチ回路を構成している。Ｐチ
ャネル型ＭＯＳトランジスタＰ１，Ｐ２は、出力端子
４，３と電源Ｖ_DD間にそれぞれ１個ずつ設けている。ク
ロック信号ＣＬが“Ｈ”レベルの時、データ信号Ｄのレ
ベルに応じて出力端子４，３のレベルが設定され、これ
がＭＯＳトランジスタＰ１とＮ５及びＰ２とＮ６によっ
てラッチされる。キャリアの易動度が速いＮチャネル型
ＭＯＳトランジスタを多く用いて回路を構成しているの
で動作速度を高速化でき、且つＮチャネル型ＭＯＳトラ
ンジスタの製造プロセスを最適化することによって更に
動作速度の高速化を図ることを特徴としている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路に関
するもので、特にラッチ回路、Ｄ型フリップフロップ回
路及びトグル(Toggle)型フリップフロップ回路に適用さ
れるものである。

【０００２】

【従来の技術】従来、ＣＭＯＳ型のラッチ回路は、例え
ば図４１あるいは図４２に示すように構成されている。
図４１において、ＩＮ４〜ＩＮ６はＣＭＯＳインバー
タ、Ｐ４１はＰチャネル型ＭＯＳトランジスタ、Ｎ４１
はＮチャネル型ＭＯＳトランジスタである。データ信号
ＤはインバータＩＮ４の入力端に供給される。このイン
バータＩＮ４の出力信号は、電流通路が並列接続された
ＭＯＳトランジスタＰ４１，Ｎ４１を介してインバータ
ＩＮ５の入力端に供給される。上記ＭＯＳトランジスタ
Ｎ４１のゲートにはクロック信号ＣＬが供給されてオン
／オフ制御され、上記ＭＯＳトランジスタＰ４１のゲー
トにはクロック信号／ＣＬ（クロック信号／ＣＬはクロ
ック信号ＣＬの反転信号であり、以降の説明では符号の
前の／はバー、すなわち反転信号を表す）が供給されて
オン／オフ制御される。上記インバータＩＮ５の入力端
には上記インバータＩＮ６の出力端が接続され、出力端
には入力端が接続される。そして、ＭＯＳトランジスタ
Ｐ４１，Ｎ４１がともにオンした時にインバータＩＮ
５，ＩＮ６でデータ信号Ｄの反転信号をラッチし、イン
バータＩＮ５の出力端から出力信号Ｑ、インバータＩＮ
６の出力端から出力信号Ｑの反転信号／Ｑをそれぞれ出
力する。

【０００３】図４２に示すラッチ回路は、クロックドイ
ンバータを構成するＰチャネル型ＭＯＳトランジスタＰ
４２，Ｐ４３とＮチャネル型ＭＯＳトランジスタＮ４
３，Ｎ４２、及びＣＭＯＳインバータＩＮ７，ＩＮ８か
ら構成されている。上記ＭＯＳトランジスタＰ４２，Ｐ
４３及びＮ４３，Ｎ４２の電流通路は、電源Ｖ_DDと接地
点間に直列接続されている。上記ＭＯＳトランジスタＰ
４２のゲートにはクロック信号／ＣＬ、ＭＯＳトランジ
スタＰ４３，Ｎ４３のゲートにはデータ信号Ｄ、及びＭ
ＯＳトランジスタＮ４２のゲートにはクロック信号ＣＬ
がそれぞれ供給される。クロック信号／ＣＬ，ＣＬがそ
れぞれ“Ｌ”レベル，“Ｈ”レベルの時、データ信号Ｄ
がＭＯＳトランジスタＰ４３，Ｎ４３により反転されて
インバータＩＮ７の入力端に供給される。このインバー
タＩＮ７の入力端には上記インバータＩＮ８の出力端が
接続され、出力端には入力端が接続されている。そし
て、入力されたデータ信号Ｄの反転信号をインバータＩ
Ｎ７，ＩＮ８でラッチし、インバータＩＮ７の出力端か
ら出力信号Ｑ、インバータＩＮ８の出力端から出力信号
Ｑの反転信号／Ｑをそれぞれ出力するようになってい
る。

【０００４】また、従来のＤ型フリップフロップ回路
は、例えば図４３あるいは図４４に示すように構成され
ている。図４３に示すＤ型フリップフロップ回路は、上
記図４２に示したラッチ回路を２段縦続接続した構成に
なっている。すなわち、この回路は、第１のクロックド
インバータを構成するＰチャネル型ＭＯＳトランジスタ
Ｐ５１，Ｐ５２とＮチャネル型ＭＯＳトランジスタＮ５
２，Ｎ５１、ＣＭＯＳインバータＩＮ１０，ＩＮ１１、
第２のクロックドインバータを構成するＰチャネル型Ｍ
ＯＳトランジスタＰ５３，Ｐ５４とＮチャネル型ＭＯＳ
トランジスタＮ５４，Ｎ５３、及びＣＭＯＳインバータ
ＩＮ１２，ＩＮ１３から構成されている。上記ＭＯＳト
ランジスタＰ５１，Ｐ５２及びＮ５２，Ｎ５１の電流通
路は、電源Ｖ_DDと接地点間に直列接続される。上記ＭＯ
ＳトランジスタＰ５１のゲートには第１のクロック信号
／ＣＰ１、ＭＯＳトランジスタＰ５２，Ｎ５２のゲート
にはデータ信号Ｄ、及びＭＯＳトランジスタＮ５１のゲ
ートには第１のクロック信号ＣＰ１がそれぞれ供給され
る。ＭＯＳトランジスタＰ５２とＮ５２の接続点には、
インバータＩＮ１０の入力端及びインバータＩＮ１１の
出力端が接続され、インバータＩＮ１０の出力端及びイ
ンバータＩＮ１１の入力端はそれぞれＭＯＳトランジス
タＰ５４，Ｎ５４のゲートに接続される。上記ＭＯＳト
ランジスタＰ５３，Ｐ５４及びＮ５４，Ｎ５３の電流通
路は電源Ｖ_DDと接地点間に直列接続され、ＭＯＳトラン
ジスタＰ５３のゲートには第２のクロック信号／ＣＰ
２、ＭＯＳトランジスタＮ５３のゲートには第２のクロ
ック信号ＣＰ２がそれぞれ供給される。上記ＭＯＳトラ
ンジスタＰ５４とＮ５４の接続点には、インバータＩＮ
１２の入力端及びインバータＩＮ１３の出力端が接続さ
れ、インバータＩＮ１２の出力端とＩＮ１３の入力端が
共通接続される。

【０００５】上記のような構成において、第１のクロッ
ク信号／ＣＰ１，ＣＰ１がそれぞれ“Ｌ”レベル，
“Ｈ”レベルの時、データ信号ＤがＭＯＳトランジスタ
Ｐ５２，Ｎ５２により反転されてインバータＩＮ１０の
入力端に供給され、インバータＩＮ１０とＩＮ１１でラ
ッチされる。第２のクロック信号／ＣＰ２，ＣＰ２がそ
れぞれ“Ｌ”レベル，“Ｈ”レベルになると、上記イン
バータＩＶ１０の出力信号がＭＯＳトランジスタＰ５
４，Ｎ５４により反転されてインバータＩＮ１２の入力
端に供給され、インバータＩＮ１２とＩＮ１３でラッチ
される。そして、このインバータＩＮ１２の出力端から
出力信号Ｑを得るようになっている。

【０００６】図４４は、Ｄ型フリップフロップ回路の他
の構成例を示しており、８個のナンドゲートＮＡＮＤ１
〜ＮＡＮＤ８とインバータＩＮ３０とから構成されてい
る。ナンドゲートＮＡＮＤ１の一方の入力端には第１の
クロック信号ＣＰ１が供給され、他方の入力端にはデー
タ信号Ｄが供給される。ナンドゲートＮＡＮＤ２の一方
の入力端には上記クロック信号ＣＰ１が供給され、他方
の入力端にはデータ信号ＤがインバータＩＮ３０を介し
て供給される。ナンドゲートＮＡＮＤ３の一方の入力端
には上記ナンドゲートＮＡＮＤ１の出力が供給され、他
方の入力端にはナンドゲートＮＡＮＤ４の出力が供給さ
れる。ナンドゲートＮＡＮＤ４の一方の入力端には上記
ナンドゲートＮＡＮＤ３の出力が供給され、他方の入力
端にはナンドゲートＮＡＮＤ２の出力が供給される。ナ
ンドゲートＮＡＮＤ５，ＮＡＮＤ６の一方の入力端には
第２のクロック信号ＣＰ２が供給され、他方の入力端に
はナンドゲートＮＡＮＤ３，ＮＡＮＤ４の出力がそれぞ
れ供給される。また、ナンドゲートＮＡＮＤ７の一方の
入力端には上記ナンドゲートＮＡＮＤ５の出力が供給さ
れ、他方の入力端にはナンドゲートＮＡＮＤ８の出力が
供給される。ナンドゲートＮＡＮＤ８の一方の入力端に
は上記ナンドゲートＮＡＮＤ７の出力が供給され、他方
の入力端にはナンドゲートＮＡＮＤ６の出力が供給され
る。そして、上記ナンドゲートＮＡＮＤ７の出力端から
出力信号Ｑを出力し、上記ナンドゲートＮＡＮＤ８の出
力端から出力信号／Ｑを出力する。

【０００７】従来のトグル型フリップフロップ回路は、
例えば図４５あるいは図４６に示すように構成されてい
る。図４５に示すトグル型フリップフロップ回路は、上
記図４３におけるＭＯＳトランジスタＰ５４，Ｎ５４の
接続点を、ＭＯＳトランジスタＰ５２，Ｎ５２のゲート
に接続したものである。他の回路構成は同じであるので
同一部分に同じ符号を付してその詳細な説明は省略す
る。このような回路構成では、第１のクロック信号／Ｃ
Ｐ１，ＣＰ１と第２のクロック信号／ＣＰ２，ＣＰ２に
同期して、インバータＩＮ１０，ＩＮ１１にラッチされ
たデータが順次転送及び帰還され、インバータＩＮ１２
の出力端から出力信号Ｑが出力される。

【０００８】図４６は、上記トグル型フリップフロップ
回路の他の構成例を示している。この回路は、６個のノ
アゲートＮＯＲ１〜ＮＯＲ６から構成されている。３入
力ノアゲートＮＯＲ２，ＮＯＲ３の第１の入力端には、
クロック信号Ｔが供給される。ノアゲートＮＯＲ２の第
２の入力端にはノアゲートＮＯＲ３の出力が供給され、
第３の入力端にはノアゲートＮＯＲ１の出力が供給され
る。ノアゲートＮＯＲ３の第２の入力端にはノアゲート
ＮＯＲ２の出力が供給され、第３の入力端にはノアゲー
トＮＯＲ４の出力が供給される。ノアゲートＮＯＲ１の
一方の入力端にはノアゲートＮＯＲ２の出力が供給さ
れ、他方の入力端にはノアゲートＮＯＲ５の出力が供給
される。ノアゲートＮＯＲ４の一方の入力端にはノアゲ
ートＮＯＲ３の出力が供給され、他方の入力端にはノア
ゲートＮＯＲ６の出力が供給される。上記ノアゲートＮ
ＯＲ５の一方の入力端にはノアゲートＮＯＲ２の出力が
供給され、他方の入力端にはノアゲートＮＯＲ６の出力
が供給される。上記ノアゲートＮＯＲ６の一方の入力端
にはノアゲートＮＯＲ３の出力が供給され、他方の入力
端にはノアゲートＮＯＲ５の出力が供給される。そし
て、上記ノアゲートＮＯＲ５の出力端から出力信号Ｑを
得、上記ノアゲートＮＯＲ６の出力端から出力信号／Ｑ
を得る。

【０００９】ところで、上述したラッチ回路、Ｄ型フリ
ップフロップ回路、及びトグル型フリップフロップ回路
等のＣＭＯＳ型の半導体集積回路は、Ｐチャネル型ＭＯ
ＳトランジスタとＮチャネル型ＭＯＳトランジスタを相
補的に用いて回路が構成されており、両方の導電型のＭ
ＯＳトランジスタが、できるだけ同一の特性及び性能と
なるように設計することで高速動作を達成しようとして
いる。しかしながら、実際には、両導電型のトランジス
タにはキャリアの易動度に大きな差があること、ＣＭＯ
Ｓ型集積回路の製造工程は、両方の導電型のＭＯＳトラ
ンジスタに同一の条件とはならないこと等から、同一の
特性や性能を有する様に形成するのは困難である。

【００１０】すなわち、高速動作を達成する一つの手法
として、Ｐチャネル型ＭＯＳトランジスタのオン抵抗と
Ｎチャネル型ＭＯＳトランジスタのオン抵抗をほぼ等し
くすることが考えられる。しかしながら、Ｐチャネル型
ＭＯＳトランジスタのキャリアの易動度μ（Ｐ）は、Ｎ
チャネル型ＭＯＳトランジスタのキャリアの易動度μ
（Ｎ）より遅く、１／２未満であるため、同数のＰチャ
ネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトラン
ジスタを相補的に配置して構成した従来のＣＭＯＳ型半
導体集積回路では、Ｐチャネル型ＭＯＳトランジスタの
スイッチング速度によって回路の動作速度が制限され、
高い動作速度を達成するのが困難である。Ｐチャネル型
ＭＯＳトランジスタのチャネル幅をＮチャネル型ＭＯＳ
トランジスタのチャネル幅より大きく設計して電流駆動
能力を高くすることにより、上記キャリアの易動度μ
（Ｐ）とμ（Ｎ）によるスイッチング速度の差異の影響
を低減できるが、チップ面積の増大や製造コストの上昇
を招く。

【００１１】また、高速動作を達成する他の手法とし
て、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型Ｍ
ＯＳトランジスタのチャネル長や閾値電圧をほぼ等しく
することが考えられる。しかし、ＣＭＯＳ型の集積回路
では、単一の半導体基板上にＰチャネル型及びＮチャネ
ル型のＭＯＳトランジスタを形成するが、一方の導電型
のＭＯＳトランジスタに必ずウェル構造が必要となるた
め、どちらか一方は製造工程が長くなる。この結果、プ
ロセスの変動から受ける特性のバラツキが大きくなり、
両導電型のＭＯＳトランジスタのチャネル長や閾値電圧
等を設計通りに一致させるのが難しい。

【００１２】更に、上記図４３に示したＤ型フリップフ
ロップ回路、及び図４５に示したトグル型フリップフロ
ップ回路は、回路動作を制御するために４種類のクロッ
ク信号／ＣＰ１，ＣＰ１，／ＣＰ２，ＣＰ２が必要とな
る。このため、クロック信号のタイミングの制御が難し
くなる。クロック信号／ＣＰ１とＣＰ２、クロック信号
／ＣＰ２とＣＰ１をそれぞれ共通にしても動作可能であ
るが、上述したＣＭＯＳ回路構成による問題点を回避す
ることはできない。

【００１３】上記図４４に示したＤ型フリップフロップ
回路は、２種類のクロック信号ＣＰ１，ＣＰ２で動作を
制御可能であるが、ナンドゲートＮＡＮＤ１〜ＮＡＮＤ
８をＣＭＯＳ回路構成にすると、各ナンドゲートには２
個のＰチャネル型ＭＯＳトランジスタと２個のＮチャネ
ル型ＭＯＳトランジスタが必要となるため、インバータ
ＩＮ３０を構成するＭＯＳトランジスタも加えると３４
個のＭＯＳトランジスタが必要となり、上記図４３に示
した回路に比して素子数が大幅に増加する。この結果、
チップ面積の増大やコストの上昇を招く。同様に、上記
図４６に示したトグル型フリップフロップ回路は、１種
類のクロック信号Ｔで動作を制御可能であるが、ノアゲ
ートＮＯＲ１〜ＮＯＲ６をＣＭＯＳ回路構成にすると、
２入力ノアゲートには４個のＭＯＳトランジスタ、３入
力ノアゲートには６個のＭＯＳトランジスタが必要とな
るため、２８個のＭＯＳトランジスタが必要となり、図
４５に示した回路に比して素子数が大幅に増加し、チッ
プ面積の増大や製造コストの上昇を招く。

【００１４】

【発明が解決しようとする課題】上述したように、従来
のＣＭＯＳ型の半導体集積回路は、Ｐチャネル型ＭＯＳ
トランジスタのキャリアの易動度がＮチャネル型ＭＯＳ
トランジスタのキャリアの易動度より遅いことに起因し
て、動作速度が遅くなるという問題があった。

【００１５】また、従来のＣＭＯＳ型の半導体集積回路
は、プロセスの変動から受ける特性のバラツキが大き
く、両チャネル型のＭＯＳトランジスタのチャネル長や
閾値電圧等を設計通りに一致させるのが難しく、この点
からも動作速度が低下するという問題があった。

【００１６】更に、従来のＣＭＯＳ型の半導体集積回路
は、動作制御用のクロック信号が多く、タイミングが複
雑であり、クロック信号を削減すると回路の構成素子数
が多くなるという問題があった。

【００１７】この発明は上記のような事情に鑑みてなさ
れたもので、動作速度の高速化が図れる半導体集積回路
を提供することを第１の目的とする。

【００１８】また、プロセスの変動による影響を受け難
く、製造の高精度化並びに簡単化が図れる半導体集積回
路を提供することを第２の目的としている。

【００１９】更に、素子数を増加させることなく、動作
制御用のクロック信号の数を削減できる半導体集積回路
を提供することを第３の目的としている。

【００２０】

【課題を解決するための手段】すなわち、請求項１に記
載したこの発明の半導体集積回路は、電流通路が第１の
出力端子と第１の電位供給源間に直列接続され、一方の
ゲートにデータ信号が供給され、他方のゲートにクロッ
ク信号が供給される第１導電型の第１，第２ＭＯＳトラ
ンジスタと、電流通路が第２の出力端子と上記第１の電
位供給源間に直列接続され、一方のゲートに上記データ
信号の反転信号が供給され、他方のゲートに上記クロッ
ク信号が供給される第１導電型の第３，第４ＭＯＳトラ
ンジスタと、電流通路が上記第１の出力端子と上記第１
の電位供給源間に接続され、ゲートが上記第２の出力端
子に接続される第１導電型の第５ＭＯＳトランジスタ
と、電流通路が上記第２の出力端子と上記第１の電位供
給源間に接続され、ゲートが上記第１の出力端子に接続
される第１導電型の第６ＭＯＳトランジスタと、電流通
路が上記第１の出力端子と第２の電位供給源間に接続さ
れ、ゲートが上記第２の出力端子に接続される第２導電
型の第７ＭＯＳトランジスタと、電流通路が上記第２の
出力端子と上記第２の電位供給源間に接続され、ゲート
が上記第１の出力端子に接続される第２導電型の第８Ｍ
ＯＳトランジスタとを具備し、上記クロック信号に同期
して上記データ信号をラッチすることを特徴とする。

【００２１】また、請求項２に記載したこの発明の半導
体集積回路は、電流通路が第１の出力端子と第１の電位
供給源間に直列接続され、一方のゲートにデータ信号が
供給され、他方のゲートに第１のクロック信号が供給さ
れる第１導電型の第１，第２ＭＯＳトランジスタと、電
流通路が第２の出力端子と上記第１の電位供給源間に直
列接続され、一方のゲートに上記データ信号の反転信号
が供給され、他方のゲートに上記第１のクロック信号が
供給される第１導電型の第３，第４ＭＯＳトランジスタ
と、電流通路が上記第１の出力端子と上記第１の電位供
給源間に接続され、ゲートが上記第２の出力端子に接続
される第１導電型の第５ＭＯＳトランジスタと、電流通
路が上記第２の出力端子と上記第１の電位供給源間に接
続され、ゲートが上記第１の出力端子に接続される第１
導電型の第６ＭＯＳトランジスタと、電流通路が上記第
１の出力端子と第２の電位供給源間に接続され、ゲート
が上記第２の出力端子に接続される第２導電型の第７Ｍ
ＯＳトランジスタと、電流通路が上記第２の出力端子と
上記第２の電位供給源間に接続され、ゲートが上記第１
の出力端子に接続される第２導電型の第８ＭＯＳトラン
ジスタと、電流通路が第３の出力端子と上記第１の電位
供給源間に直列接続され、一方のゲートに上記第１の出
力端子が接続され、他方のゲートに第２のクロック信号
が供給される第１導電型の第９，第１０ＭＯＳトランジ
スタと、電流通路が第４の出力端子と上記第１の電位供
給源間に直列接続され、一方のゲートに上記第２の出力
端子が接続され、他方のゲートに上記第２のクロック信
号が供給される第１導電型の第１１，第１２ＭＯＳトラ
ンジスタと、電流通路が上記第３の出力端子と上記第１
の電位供給源間に接続され、ゲートが上記第４の出力端
子に接続される第１導電型の第１３ＭＯＳトランジスタ
と、電流通路が上記第４の出力端子と上記第１の電位供
給源間に接続され、ゲートが上記第３の出力端子に接続
される第１導電型の第１４ＭＯＳトランジスタと、電流
通路が上記第３の出力端子と上記第２の電位供給源間に
接続され、ゲートが上記第４の出力端子に接続される第
２導電型の第１５ＭＯＳトランジスタと、電流通路が上
記第４の出力端子と上記第２の電位供給源間に接続さ
れ、ゲートが上記第３の出力端子に接続される第２導電
型の第１６ＭＯＳトランジスタとを具備し、上記第１，
第２のクロック信号に同期して上記データ信号をセット
及びリセットすることを特徴とする。

【００２２】請求項３に記載したこの発明の半導体集積
回路は、電流通路が第１の出力端子と第１の電位供給源
間に直列接続され、一方のゲートにデータ信号が供給さ
れ、他方のゲートに第１のクロック信号が供給される第
１導電型の第１，第２ＭＯＳトランジスタと、電流通路
が第２の出力端子と上記第１の電位供給源間に直列接続
され、一方のゲートに上記データ信号の反転信号が供給
され、他方のゲートに上記第１のクロック信号が供給さ
れる第１導電型の第３，第４ＭＯＳトランジスタと、電
流通路が上記第１の出力端子と上記第１の電位供給源間
に接続され、ゲートが上記第２の出力端子に接続される
第１導電型の第５ＭＯＳトランジスタと、電流通路が上
記第２の出力端子と上記第１の電位供給源間に接続さ
れ、ゲートが上記第１の出力端子に接続される第１導電
型の第６ＭＯＳトランジスタと、電流通路が上記第１の
出力端子と第２の電位供給源間に接続され、ゲートが上
記第２の出力端子に接続される第２導電型の第７ＭＯＳ
トランジスタと、電流通路が上記第２の出力端子と上記
第２の電位供給源間に接続され、ゲートが上記第１の出
力端子に接続される第２導電型の第８ＭＯＳトランジス
タと、電流通路が第３の出力端子と上記第２の電位供給
源間に直列接続され、一方のゲートに上記第１の出力端
子が接続され、他方のゲートに第２のクロック信号が供
給される第２導電型の第９，第１０ＭＯＳトランジスタ
と、電流通路が第４の出力端子と上記第２の電位供給源
間に直列接続され、一方のゲートに上記第２の出力端子
が接続され、他方のゲートに上記第２のクロック信号が
供給される第２導電型の第１１，第１２ＭＯＳトランジ
スタと、電流通路が上記第３の出力端子と上記第２の電
位供給源間に接続され、ゲートが上記第４の出力端子に
接続される第２導電型の第１３ＭＯＳトランジスタと、
電流通路が上記第４の出力端子と上記第２の電位供給源
間に接続され、ゲートが上記第３の出力端子に接続され
る第２導電型の第１４ＭＯＳトランジスタと、電流通路
が上記第３の出力端子と上記第１の電位供給源間に接続
され、ゲートが上記第４の出力端子に接続される第１導
電型の第１５ＭＯＳトランジスタと、電流通路が上記第
４の出力端子と上記第１の電位供給源間に接続され、ゲ
ートが上記第３の出力端子に接続される第１導電型の第
１６ＭＯＳトランジスタとを具備し、上記第１，第２の
クロック信号に同期して上記データ信号をセット及びリ
セットすることを特徴とする。

【００２３】更に、請求項４に記載したこの発明の半導
体集積回路は、電流通路が第１の出力端子と第１の電位
供給源間に直列接続され、一方のゲートに第１のクロッ
ク信号が供給される第１導電型の第１，第２ＭＯＳトラ
ンジスタと、電流通路が第２の出力端子と上記第１の電
位供給源間に直列接続され、一方のゲートに上記第１の
クロック信号が供給される第１導電型の第３，第４ＭＯ
Ｓトランジスタと、電流通路が上記第１の出力端子と上
記第１の電位供給源間に接続され、ゲートが上記第２の
出力端子に接続される第１導電型の第５ＭＯＳトランジ
スタと、電流通路が上記第２の出力端子と上記第１の電
位供給源間に接続され、ゲートが上記第１の出力端子に
接続される第１導電型の第６ＭＯＳトランジスタと、電
流通路が上記第１の出力端子と第２の電位供給源間に接
続され、ゲートが上記第２の出力端子に接続される第２
導電型の第７ＭＯＳトランジスタと、電流通路が上記第
２の出力端子と上記第２の電位供給源間に接続され、ゲ
ートが上記第１の出力端子に接続される第２導電型の第
８ＭＯＳトランジスタと、電流通路が第３の出力端子と
上記第１の電位供給源間に直列接続され、一方のゲート
に上記第１の出力端子が接続され、他方のゲートに第２
のクロック信号が供給される第１導電型の第９，第１０
ＭＯＳトランジスタと、電流通路が第４の出力端子と上
記第１の電位供給源間に直列接続され、一方のゲートに
上記第２の出力端子が接続され、他方のゲートに上記第
２のクロック信号が供給される第１導電型の第１１，第
１２ＭＯＳトランジスタと、電流通路が上記第３の出力
端子と上記第１の電位供給源間に接続され、ゲートが上
記第４の出力端子に接続される第１導電型の第１３ＭＯ
Ｓトランジスタと、電流通路が上記第４の出力端子と上
記第１の電位供給源間に接続され、ゲートが上記第３の
出力端子に接続される第１導電型の第１４ＭＯＳトラン
ジスタと、電流通路が上記第３の出力端子と上記第２の
電位供給源間に接続され、ゲートが上記第４の出力端子
に接続される第２導電型の第１５ＭＯＳトランジスタ
と、電流通路が上記第４の出力端子と上記第２の電位供
給源間に接続され、ゲートが上記第３の出力端子に接続
される第２導電型の第１６ＭＯＳトランジスタとを具備
し、上記第１，第２ＭＯＳトランジスタのゲートの他方
は上記第４の出力端子に接続され、上記第３，第４ＭＯ
Ｓトランジスタのゲートの他方は上記第３の出力端子に
接続されて成り、上記第１，第２のクロック信号に同期
して上記データ信号をセット及びリセットすることを特
徴とする。

【００２４】請求項５に記載したこの発明の半導体集積
回路は、電流通路が第１の出力端子と第１の電位供給源
間に直列接続され、一方のゲートに第１のクロック信号
が供給される第１導電型の第１，第２ＭＯＳトランジス
タと、電流通路が第２の出力端子と上記第１の電位供給
源間に直列接続され、一方のゲートに上記第１のクロッ
ク信号が供給される第１導電型の第３，第４ＭＯＳトラ
ンジスタと、電流通路が上記第１の出力端子と上記第１
の電位供給源間に接続され、ゲートが上記第２の出力端
子に接続される第１導電型の第５ＭＯＳトランジスタ
と、電流通路が上記第２の出力端子と上記第１の電位供
給源間に接続され、ゲートが上記第１の出力端子に接続
される第１導電型の第６ＭＯＳトランジスタと、電流通
路が上記第１の出力端子と第２の電位供給源間に接続さ
れ、ゲートが上記第２の出力端子に接続される第２導電
型の第７ＭＯＳトランジスタと、電流通路が上記第２の
出力端子と上記第２の電位供給源間に接続され、ゲート
が上記第１の出力端子に接続される第２導電型の第８Ｍ
ＯＳトランジスタと、電流通路が第３の出力端子と上記
第２の電位供給源間に直列接続され、一方のゲートに上
記第１の出力端子が接続され、他方のゲートに第２のク
ロック信号が供給される第２導電型の第９，第１０ＭＯ
Ｓトランジスタと、電流通路が第４の出力端子と上記第
２の電位供給源間に直列接続され、一方のゲートに上記
第２の出力端子が接続され、他方のゲートに上記第２の
クロック信号が供給される第２導電型の第１１，第１２
ＭＯＳトランジスタと、電流通路が上記第３の出力端子
と上記第２の電位供給源間に接続され、ゲートが上記第
４の出力端子に接続される第２導電型の第１３ＭＯＳト
ランジスタと、電流通路が上記第４の出力端子と上記第
２の電位供給源間に接続され、ゲートが上記第３の出力
端子に接続される第２導電型の第１４ＭＯＳトランジス
タと、電流通路が上記第３の出力端子と上記第１の電位
供給源間に接続され、ゲートが上記第４の出力端子に接
続される第１導電型の第１５ＭＯＳトランジスタと、電
流通路が上記第４の出力端子と上記第１の電位供給源間
に接続され、ゲートが上記第３の出力端子に接続される
第１導電型の第１６ＭＯＳトランジスタとを具備し、上
記第１，第２ＭＯＳトランジスタのゲートの他方は上記
第４の出力端子に接続され、上記第３，第４ＭＯＳトラ
ンジスタのゲートの他方は上記第３の出力端子に接続さ
れて成り、上記第１，第２のクロック信号に同期して上
記データ信号をセット及びリセットすることを特徴とす
る。

【００２５】

【作用】請求項１の構成において、第１導電型としてＮ
チャネル型、第２導電型としてＰチャネル型、第１の電
位供給源として接地点、第２の電位供給源として電源を
用いて回路を構成すれば、ラッチ回路の大半を占める第
１ないし第６ＭＯＳトランジスタが、キャリアの易動度
の大きいＮチャネル型ＭＯＳトランジスタとなるので、
動作速度を高速化できる。また、Ｐチャネル型ＭＯＳト
ランジスタのチャネル幅をＮチャネル型ＭＯＳトランジ
スタより大きく設計しても、Ｐチャネル型ＭＯＳトラン
ジスタの数は少ないので、チップ面積の増大や製造コス
トの上昇は少なくて済む。しかも、素子数が多いＮチャ
ネル型ＭＯＳトランジスタの特性を最大に引き出せる製
造工程を適用すれば、プロセスの変動による影響を受け
難く、製造の高精度化並びに簡単化が図れ、且つ更に高
速動作が可能となる。

【００２６】第１導電型としてＰチャネル型、第２導電
型としてＮチャネル型、第１の電位供給源として電源、
第２の電位供給源として接地点を用いてラッチ回路を構
成した場合には、素子数が多いＰチャネル型ＭＯＳトラ
ンジスタの特性を最大に引き出せる製造工程を適用すれ
ば、プロセスの変動による影響を受け難く、製造の高精
度化並びに簡単化が図れ、この点から高速動作が可能と
なる。

【００２７】請求項２の構成において、第１導電型とし
てＮチャネル型、第２導電型としてＰチャネル型、第１
の電位供給源として接地点、第２の電位供給源として電
源を用いて回路を構成すれば、Ｄ型フリップフロップ回
路の大半を占める第１ないし第６、及び第９ないし第１
４ＭＯＳトランジスタが、キャリアの易動度の大きいＮ
チャネル型ＭＯＳトランジスタとなるので、動作速度を
高速化できる。また、Ｐチャネル型ＭＯＳトランジスタ
のチャネル幅をＮチャネル型ＭＯＳトランジスタより大
きく設計しても、Ｐチャネル型ＭＯＳトランジスタの数
は少ないので、チップ面積の増大や製造コストの上昇は
少なくて済む。しかも、素子数が多いＮチャネル型ＭＯ
Ｓトランジスタの特性を最大に引き出せる製造工程を適
用すれば、プロセスの変動による影響を受け難く、製造
の高精度化並びに簡単化が図れ、且つ更に高速動作が可
能となる。

【００２８】第１導電型としてＰチャネル型、第２導電
型としてＮチャネル型、第１の電位供給源として電源、
第２の電位供給源として接地点を用いてＤ型フリップフ
ロップ回路を構成した場合には、素子数が多いＰチャネ
ル型ＭＯＳトランジスタの特性を最大に引き出せる製造
工程を適用すれば、プロセスの変動による影響を受け難
く、製造の高精度化並びに簡単化が図れ、この点から高
速動作が可能となる。

【００２９】請求項３の構成によれば、１６個のＭＯＳ
トランジスタでＤ型フリップフロップ回路を構成でき、
この回路を２種類のクロック信号で制御できる。従っ
て、素子数を増加させることなく、動作制御用のクロッ
ク信号の数を削減できる。

【００３０】請求項４の構成において、第１導電型とし
てＮチャネル型、第２導電型としてＰチャネル型、第１
の電位供給源として接地点、第２の電位供給源として電
源を用いて回路を構成すれば、トグル型フリップフロッ
プ回路の大半を占める第１ないし第６、及び第９ないし
第１４ＭＯＳトランジスタが、キャリアの易動度の大き
いＮチャネル型ＭＯＳトランジスタとなるので、動作速
度を高速化できる。また、Ｐチャネル型ＭＯＳトランジ
スタのチャネル幅をＮチャネル型ＭＯＳトランジスタよ
り大きく設計しても、Ｐチャネル型ＭＯＳトランジスタ
の数は少ないので、チップ面積の増大や製造コストの上
昇は少なくて済む。しかも、素子数が多いＮチャネル型
ＭＯＳトランジスタの特性を最大に引き出せる製造工程
を適用すれば、プロセスの変動による影響を受け難く、
製造の高精度化並びに簡単化が図れ、且つ更に高速動作
が可能となる。

【００３１】第１導電型としてＰチャネル型、第２導電
型としてＮチャネル型、第１の電位供給源として電源、
第２の電位供給源として接地点を用いてトグル型フリッ
プフロップ回路を構成した場合には、素子数が多いＰチ
ャネル型ＭＯＳトランジスタの特性を最大に引き出せる
製造工程を適用すれば、プロセスの変動による影響を受
け難く、製造の高精度化並びに簡単化が図れ、この点か
ら高速動作が可能となる。

【００３２】請求項５のような構成では、１６個のＭＯ
Ｓトランジスタでトグル型フリップフロップ回路を構成
でき、この回路を２種類のクロック信号で制御できる。
従って、素子数を増加させることなく、動作制御用のク
ロック信号の数を削減できる。

【００３３】

【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１（ａ）は、この発明の第１の実施
例に係る半導体集積回路について説明するためのもの
で、ラッチ回路を示す回路図である。このラッチ回路
は、Ｐチャネル型ＭＯＳトランジスタＰ１，Ｐ２、Ｎチ
ャネル型ＭＯＳトランジスタＮ１〜Ｎ６、及びＣＭＯＳ
インバータＩＮ１から構成されている。ＭＯＳトランジ
スタＰ１，Ｐ２のソースは電源Ｖ_DDに接続され、ドレイ
ンはそれぞれ出力端子４，３に接続される。上記ＭＯＳ
トランジスタＰ１のゲートは出力端子３に接続され、上
記ＭＯＳトランジスタＰ２のゲートは出力端子４に接続
されている。ＭＯＳトランジスタＮ５のドレインは上記
出力端子４に接続され、ソースは接地され、ゲートは上
記出力端子３に接続される。ＭＯＳトランジスタＮ６の
ドレインは上記出力端子３に接続され、ソースは接地さ
れ、ゲートは上記出力端子４に接続される。上記出力端
子４と接地点間には、ＭＯＳトランジスタＮ３，Ｎ１の
ドレイン・ソース間が直列接続される。また、上記出力
端子３と接地点間には、ＭＯＳトランジスタＮ４，Ｎ２
のドレイン・ソース間が直列接続される。上記ＭＯＳト
ランジスタＮ１，Ｎ２のゲートは、クロック信号入力端
子２に接続され、クロック信号ＣＬが入力される。上記
ＭＯＳトランジスタＮ３のゲートは入力端子１に接続さ
れ、データ信号Ｄが供給される。上記ＭＯＳトランジス
タＮ４のゲートは、入力端が上記入力端子１に接続され
たインバータＩＮ１の出力端に接続され、上記データ信
号Ｄの反転信号が供給される。

【００３４】次に、上記のような構成において図１
（ｂ）を参照しつつ動作を説明する。データ信号Ｄ、及
びクロック信号ＣＬが各々の端子１，２に与えられ、先
ずタイミングｔ₁ においてデータ信号Ｄ及びクロック信
号ＣＬが“Ｈ”レベルになると、ＭＯＳトランジスタＮ
３，Ｎ１が導通（オン）し、出力端子４は“Ｌ”レベル
（接地電位ＧＮＤ）となる。この結果、ＭＯＳトランジ
スタＰ２がオンし、ＭＯＳトランジスタＮ６は非導通
（オフ）となる。一方、ＭＯＳトランジスタＮ２はオン
であるが、ＭＯＳトランジスタＮ４のゲートにはデータ
信号Ｄを反転した“Ｌ”レベルが入力されるのでオフで
ある。この時、出力端子３は、ＭＯＳトランジスタＰ２
がオン、ＭＯＳトランジスタＮ６，Ｎ４がオフであるの
で、“Ｈ”レベルとなる。これによって、ＭＯＳトラン
ジスタＰ１がオフ、ＭＯＳトランジスタＮ５がオンとな
り、先に述べた出力端子４の“Ｌ”レベルと矛盾しな
い。

【００３５】タイミングｔ₁ ´にクロック信号ＣＬが
“Ｌ”レベルになると、ＭＯＳトランジスタＮ１，Ｎ２
が共にオフするので、データ信号Ｄが変化しても出力端
子３，４のレベルは変化しない。よって、タイミングｔ
₁ ´〜ｔ₂ の間においてもＭＯＳトランジスタＰ１，Ｎ
６がオフ、ＭＯＳトランジスタＰ２，Ｎ５がオンのまま
であり、出力端子３は“Ｈ”レベル、出力端子４は
“Ｌ”レベルのままである。

【００３６】次に、ｔ₂ のタイミングでクロック信号Ｃ
Ｌが“Ｈ”レベルになると、データ信号Ｄは“Ｌ”レベ
ルであるので、ＭＯＳトランジスタＮ２，Ｎ４がオンと
なる。この時、ＭＯＳトランジスタＰ２がオン状態であ
るが、ＭＯＳトランジスタＮ４とＮ２のオン抵抗に比べ
てＭＯＳトランジスタＰ２のオン抵抗を十分大きく設定
することにより、出力端子３は“Ｌ”レベルとなる。ま
た、ＭＯＳトランジスタＮ３は、データ信号Ｄが“Ｌ”
レベルであるのでオフである。出力端子３が“Ｌ”レベ
ルとなることによって、ＭＯＳトランジスタＮ５がオ
フ、ＭＯＳトランジスタＰ１がオンとなり、出力端子４
は“Ｈ”レベルとなる。端子４が“Ｈ”レベルとなるこ
とにより、ＭＯＳトランジスタＰ２はオフ、ＭＯＳトラ
ンジスタＮ６がオンとなり、先に述べた出力端子３の
“Ｌ”レベルと矛盾しない。

【００３７】クロック信号ＣＬが“Ｌ”レベルであるｔ
₂ ´〜ｔ₃ 間のタイミングでは、ｔ₁ ´〜ｔ₂ 間のタイ
ミングと同様にＭＯＳトランジスタＮ１，Ｎ２がオフし
ており、データ信号Ｄが変化しても出力端子３，４のレ
ベルは変化しない。このｔ₂´〜ｔ₃ 間のタイミングに
おいてもＭＯＳトランジスタＰ２，Ｎ５がオフ、ＭＯＳ
トランジスタＰ１，Ｎ６がオンを保持し、出力端子３は
“Ｌ”レベル、出力端子４は“Ｈ”レベルのままであ
る。

【００３８】図１（ｂ）に示したように、出力端子３か
ら出力される出力信号Ｑ、及び出力端子４から出力され
る出力信号／Ｑは、クロックＣＬ信号（ストローブ信
号）に同期してデータ信号Ｄを取り込んだものとなって
おり、図１（ａ）に示した半導体集積回路がラッチ回路
として働いていることが分かる。

【００３９】図２は、この発明の第２の実施例に係る半
導体集積回路について説明するためのもので、ラッチ回
路の他の構成例を示している。この実施例は、上記図１
（ａ）に示した回路におけるＭＯＳトランジスタＮ５の
ソースと接地点間、及びＭＯＳトランジスタＮ６のソー
スと接地点間に、それぞれＮチャネル型ＭＯＳトランジ
スタＮ７，Ｎ８のドレイン・ソース間を挿入したもので
ある。上記ＭＯＳトランジスタＮ７，Ｎ８のゲートは、
クロック信号入力端子５に接続している。この端子５に
は、上記端子２に供給されるクロック信号ＣＬが“Ｌ”
レベルの時“Ｈ”レベルとなる他のクロック信号ＣＰを
供給する。

【００４０】上記図１（ａ）に示した回路においては、
例えば出力端子３が“Ｈ”レベルから“Ｌ”レベルに変
化する時、ＭＯＳトランジスタＰ１がオフからオンへ、
ＭＯＳトランジスタＮ５がオンからオフになるが、この
過渡状態時にＭＯＳトランジスタＰ１とＭＯＳトランジ
スタＮ５が同時にオン状態となり、電源Ｖ_DDと接地点間
に直流貫通電流が流れる。図２に示したように、ＭＯＳ
トランジスタＮ７，Ｎ８を付加することによって、上記
過渡状態時の直流貫通電流を防ぐことができる。

【００４１】なお、図２に示した回路において、ＭＯＳ
トランジスタＮ７，Ｎ８は各々ＭＯＳトランジスタＮ５
のソースと接地点間、及びＭＯＳトランジスタＮ６のソ
ースと接地点間に挿入したが、ＭＯＳトランジスタＮ５
のドレインと出力端子４間、及びＭＯＳトランジスタＮ
６のドレインと出力端子３間にそれぞれ挿入しても良
い。また、上記図１（ａ）に示した回路において、ＭＯ
ＳトランジスタＮ５，Ｎ６のオン抵抗を十分大きくする
ことによって、上記直流貫通電流を少くすることは十分
可能である。

【００４２】図３は、この発明の第３の実施例に係る半
導体集積回路について説明するためのもので、ラッチ回
路の更に他の構成例を示している。この実施例では、上
記図１（ａ）に示した回路において、出力端子４と接地
点間、及びＭＯＳトランジスタＮ６，Ｎ２のソ−スと接
地点間に、Ｎチャネル型ＭＯＳトランジスタＮ９，Ｎ１
０のドレイン・ソース間をそれぞれ挿入したものであ
る。上記ＭＯＳトランジスタＮ９のゲートはセット信号
入力端子６に、上記ＭＯＳトランジスタＮ１０のゲート
は、入力端が上記端子６に接続されたインバータＩＮ２
の出力端に接続している。

【００４３】上記端子６に入力されるセット信号Ｓが
“Ｈ”レベルとなってＭＯＳトランジスタＮ９がオンす
ると、出力端子４が“Ｌ”レベルとなるので、ＭＯＳト
ランジスタＰ２がオンする。この時、ＭＯＳトランジス
タＮ１０はオフしているので、出力端子３は“Ｈ”レベ
ルになる。セット信号Ｓが“Ｌ”レベルの時は、ＭＯＳ
トランジスタＮ９はオフ、ＭＯＳトランジスタＮ１０は
オンとなり、上記図１（ａ）に示した回路と実質的に同
じ回路構成となり同じ動作を行う。このように、図３に
示した回路は、端子６に供給されるセット信号Ｓによっ
て特定のレベルをセットできる。

【００４４】図４は、この発明の第４の実施例に係る半
導体集積回路について説明するためのもので、ラッチ回
路の更に他の構成例を示している。図４に示すラッチ回
路は、上記図１（ａ）に示した回路における出力端子３
と接地点間、及びＭＯＳトランジスタＮ１，Ｎ５のソー
スと接地点間に、Ｎチャネル型ＭＯＳトランジスタＮ１
２，Ｎ１１のドレイン・ソース間を挿入したものであ
る。上記ＭＯＳトランジスタＮ１２のゲートはリセット
信号Ｒが供給されるリセット信号入力端子７に接続され
る。上記ＭＯＳトランジスタＮ１１のゲートは、入力端
が上記端子７に接続されたインバータＩＮ３の出力端に
接続される。

【００４５】リセット信号Ｒが“Ｈ”レベルになると、
ＭＯＳトランジスタＮ１２がオンして出力端子３が
“Ｌ”レベルになる。この結果、ＭＯＳトランジスタＰ
１がオンし、この時、ＭＯＳトランジスタＮ１１はオフ
しているので出力端子４は“Ｈ”レベルになる。リセッ
ト信号Ｒが“Ｌ”レベルの時は、ＭＯＳトランジスタＮ
１２はオフ、ＭＯＳトランジスタＮ１１はオンとなるの
で、上記図１（ａ）に示した回路と実質的に同じ回路構
成となり同じ動作を行う。このように、図４に示した回
路によれば、端子７に供給されるリセット信号Ｒによっ
て、ラッチしたデータ信号Ｄをリセットできる。

【００４６】図５は、この発明の第５の実施例に係る半
導体集積回路について説明するためのもので、ラッチ回
路の別の構成例を示している。このラッチ回路は、上記
図４に示した回路における出力端子４と接地点間、及び
ＭＯＳトランジスタＮ６，Ｎ２，Ｎ１２のソースと接地
点間にそれぞれ、Ｎチャネル型ＭＯＳトランジスタＮ
９，Ｎ１０のドレイン・ソース間を挿入して設けたもの
である。上記ＭＯＳトランジスタＮ９のゲートはセット
信号入力端子６に、上記ＭＯＳトランジスタＮ１０のゲ
ートは上記端子６に入力端が接続されたインバータＩＮ
２の出力端にそれぞれ接続している。

【００４７】上記のような構成によれば、端子６に供給
されるセット信号Ｓで特定のデータをセットし、ラッチ
したデータを端子７に供給されるリセット信号Ｒでリセ
ットできる。なお、セット信号Ｓとリセット信号Ｒが同
時に“Ｈ”レベルになった時には、セット信号Ｓが優先
される。

【００４８】図６は、この発明の第６の実施例に係る半
導体集積回路について説明するためのもので、ラッチ回
路の更に別の構成例を示している。このラッチ回路は、
上記図３に示した回路における出力端子３と接地点間、
ＭＯＳトランジスタＮ９，Ｎ１，Ｎ５のソースと接地点
間にそれぞれ、Ｎチャネル型ＭＯＳトランジスタＮ１
２，Ｎ１１のドレイン・ソース間を挿入したものであ
る。上記ＭＯＳトランジスタＮ１２のゲートはリセット
信号入力端子７に、ＭＯＳトランジスタＮ１１のゲート
は入力端が上記端子７に接続されたインバータＩＮ３の
出力端にそれぞれ接続している。そして、上記図５に示
した回路と同様に、ＭＯＳトランジスタＮ９のゲートに
はセット信号Ｓ、ＭＯＳトランジスタＮ１０のゲートに
はセット信号Ｓの反転信号、ＭＯＳトランジスタＮ１２
のゲートにはリセット信号Ｒ、ＭＯＳトランジスタＮ１
１のゲートにはリセット信号Ｒの反転信号を供給するよ
うにしている。このような回路構成では、セット信号Ｓ
及びリセット信号Ｒが同時に“Ｈ”レベルになった時に
はリセット信号Ｒが優先される。

【００４９】図７、図８、図９及び図１０はそれぞれ、
この発明の第７ないし第１０の実施例に係る半導体集積
回路について説明するためのもので、ラッチ回路の他の
構成例を示している。図７に示すラッチ回路は、図２に
示した回路と図３に示した回路を組み合わせて構成した
ものである。図８に示すラッチ回路は、図２に示した回
路と図４に示した回路を組み合わせて構成したものであ
る。図９に示すラッチ回路は、図２に示した回路と図５
に示した回路を組み合わせて構成したものである。更
に、図１０に示すラッチ回路は、図２に示した回路と図
６に示した回路を組み合わせて構成したものである。

【００５０】図７ないし図１０において、前述した図２
ないし図６と同一構成部分には同じ符号を付してその詳
細な説明は省略する。

【００５１】このような回路構成であっても基本構成は
図２ないし図６と同様であるので、実質的に同じ動作を
行い、同様な作用効果が得られる。

【００５２】上述した第１ないし第１０の実施例では、
キャリアの易動度の大きいＮチャネル型ＭＯＳトランジ
スタを主たる構成素子とし、キャリアの易動度の小さい
Ｐチャネル型ＭＯＳトランジスタを少くしてラッチ回路
を構成している。従って、動作速度の高速化が図れる。
しかも、高速動作を達成するためにＰチャネル型ＭＯＳ
トランジスタのサイズを大きくしても占有面積の増加は
少ない。また、Ｎチャネル型ＭＯＳトランジスタを主体
に製造工程を組み、Ｐチャネル型ＭＯＳトランジスタに
対してはそれほど厳しくチャネル長や閾値電圧の制御を
行わなくても高速動作を達成できる。更に、上述したラ
ッチ回路は、ＣＭＯＳ回路構成ではないが、Ｐチャネル
型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジス
タとを巧みに組み合わせて配置することにより、直流貫
通電流を最小限に抑制、または防止できる。

【００５３】図１１は、この発明の第１１の実施例に係
る半導体集積回路装置について説明するためのもので、
Ｄ型フリップフロップ回路の構成例を示している。この
Ｄ型フリップフロップ回路は、Ｐチャネル型ＭＯＳトラ
ンジスタＰ１，Ｐ２，Ｐ２１，Ｐ２２、Ｎチャネル型Ｍ
ＯＳトランジスタＮ１〜Ｎ６，Ｎ２１〜Ｎ２６、及びＣ
ＭＯＳインバータＩＮ１から構成されている。ＭＯＳト
ランジスタＰ１，Ｐ２のソースはそれぞれ電源Ｖ_DDが印
加される電源端子１１に接続され、ドレインは端子１
２，１３に接続される。ＭＯＳトランジスタＰ１のゲー
トは端子１３に接続され、ＭＯＳトランジスタＰ２のゲ
ートは端子１２に接続される。ＭＯＳトランジスタＮ５
のドレインは上記端子１２に接続され、ソースは接地さ
れ、ゲートは上記端子１３に接続される。ＭＯＳトラン
ジスタＮ６のドレインは上記端子１３に接続され、ソー
スは接地され、ゲートは上記端子１２に接続される。上
記端子１２と接地点間には、ＭＯＳトランジスタＮ３，
Ｎ１のドレイン・ソース間が直列接続される。また、上
記端子１３と接地点間には、ＭＯＳトランジスタＮ４，
Ｎ２のドレイン・ソース間が直列接続される。上記ＭＯ
ＳトランジスタＮ１，Ｎ２のゲートは、クロック信号入
力端子１６に接続され、第１のクロック信号ＣＬ１が入
力される。上記ＭＯＳトランジスタＮ３のゲートは入力
端子２０に接続され、データ信号Ｄが供給される。上記
ＭＯＳトランジスタＮ４のゲートは、入力端が上記入力
端子２０に接続されたインバータＩＮ１の出力端に接続
され、上記データ信号Ｄの反転信号が供給される。

【００５４】同様に、上記ＭＯＳトランジスタＰ２１，
Ｐ２２のソースはそれぞれ上記電源端子１１に接続さ
れ、ドレインは出力端子１４，１５に接続される。ＭＯ
ＳトランジスタＰ２１のゲートは出力端子１５に接続さ
れ、ＭＯＳトランジスタＰ２２のゲートは出力端子１４
に接続される。ＭＯＳトランジスタＮ２５のドレインは
上記出力端子１４に接続され、ソースは接地され、ゲー
トは上記出力端子１５に接続される。ＭＯＳトランジス
タＮ２６のドレインは上記出力端子１５に接続され、ソ
ースは接地され、ゲートは上記出力端子１４に接続され
る。上記出力端子１４と接地点間には、ＭＯＳトランジ
スタＮ２３，Ｎ２１のドレイン・ソース間が直列接続さ
れる。また、上記出力端子１５と接地点間には、ＭＯＳ
トランジスタＮ２４，Ｎ２２のドレイン・ソース間が直
列接続される。上記ＭＯＳトランジスタＮ２１，Ｎ２２
のゲートは、クロック信号入力端子１７に接続され、第
２のクロック信号ＣＬ２が入力される。上記ＭＯＳトラ
ンジスタＮ２３のゲートは端子１２に接続され、上記Ｍ
ＯＳトランジスタＮ２４のゲートは端子１３に接続され
る。

【００５５】上記のような構成において動作を説明す
る。入力端子２０に供給されるデータ信号Ｄが“Ｈ”レ
ベルの時、クロック信号ＣＬ１が“Ｈ”レベルになる
と、ＭＯＳトランジスタＮ１，Ｎ３がオンし、端子１２
が“Ｌ”レベルになる。これによって、ＭＯＳトランジ
スタＰ２がオン、ＭＯＳトランジスタＮ６がオフ、ＭＯ
ＳトランジスタＮ４がオフとなるので、端子１３が
“Ｈ”レベルになる。よって、ＭＯＳトランジスタＮ５
がオンとなる。次に、クロック信号ＣＬ２が“Ｈ”レベ
ルとなると、ＭＯＳトランジスタＮ２４，Ｎ２２がオン
し、出力端子１５が“Ｌ”レベルになる。従って、ＭＯ
ＳトランジスタＰ２１がオン、ＭＯＳトランジスタＮ２
５がオフ、ＭＯＳトランジスタＮ２３がオフであるか
ら、出力端子１４は“Ｈ”レベルになる。同様に、入力
端子２０のデータ信号Ｄが“Ｌ”レベルの時に、クロッ
ク信号ＣＬ１，ＣＬ２が順次“Ｈ”レベルになると、出
力端子１４は“Ｌ”レベルになる。また、クロック信号
ＣＬ１，ＬＣ２がともに“Ｌ”レベルであると、出力端
子１４、１５は前の状態を維持する。そして、出力端子
１４から出力信号Ｑ、出力端子１５から出力信号／Ｑを
出力する。このように図１１に示した回路は、Ｄ型フリ
ップフロップ回路の動作を行う。

【００５６】なお、上記図１１に示した回路において、
クロック信号ＣＬ１とＣＬ２は逆相の関係にある信号を
用いても良い。

【００５７】図１２は、この発明の第１２実施例に係る
半導体集積回路について説明するためのもので、Ｄ型フ
リップフロップ回路の他の構成例を示している。図１２
に示す回路は、上記図１１に示した回路において、ＭＯ
ＳトランジスタＮ５のソースと接地点間、ＭＯＳトラン
ジスタＮ６のソースと接地点間、ＭＯＳトランジスタＮ
２５のソースと接地点間、ＭＯＳトランジスタＮ２６の
ソースと接地点間にそれぞれ、Ｎチャネル型ＭＯＳトラ
ンジスタＮ７，Ｎ８，Ｎ２７，Ｎ２８のドレイン・ソー
ス間を挿入したものである。そして、上記ＭＯＳトラン
ジスタＮ７とＮ８のゲートを第３のクロック信号ＣＬ３
が供給されるクロック信号入力端子１８に接続してい
る。上記クロック信号ＣＬ３は、端子１６に入力される
クロック信号ＣＬ１が“Ｌ”レベルの時“Ｈ”レベルと
なる信号である。また、ＭＯＳトランジスタＮ２７とＮ
２８のゲートを第４のクロック信号ＣＬ４が供給される
クロック信号入力端子１９に接続している。上記クロッ
ク信号ＣＬ４は、端子１７に入力されるクロック信号Ｃ
Ｌ２が“Ｌ”レベルの時に“Ｈ”レベルとなる信号であ
る。従って、クロック信号ＣＬ１とＣＬ４が同じ、クロ
ック信号ＣＬ２とＣＬ３が同じで、クロック信号ＣＬ１
とＣＬ２が逆相の信号でも良い。

【００５８】上記図１１に示した構成では、例えばクロ
ック信号ＣＬ１が“Ｈ”レベルとなり、端子１３が
“Ｈ”レベルから“Ｌ”レベルに変化する時、ＭＯＳト
ランジスタＰ１がオフからオンへ、ＭＯＳトランジスタ
Ｎ５がオンからオフに反転するが、この過渡状態時にＭ
ＯＳトランジスタＰ１とＮ５が同時にオン状態となる期
間がある。この時、図１２に示した構成によれば、ＭＯ
ＳトランジスタＮ７がオフであるので、ＭＯＳトランジ
スタＰ１とＮ２が同時にオンして電源Ｖ_DDと接地点間に
直流貫通電流が流れるのを防ぐことができる。他のＭＯ
ＳトランジスタＮ８，Ｎ２７，Ｎ２８も同様な働きをす
る。

【００５９】なお、ＭＯＳトランジスタＮ７，Ｎ８，Ｎ
２７，Ｎ２８はそれぞれ、ＭＯＳトランジスタＮ５のド
レインと端子１２間、ＭＯＳトランジスタＮ６のドレイ
ンと端子１３間、ＭＯＳトランジスタＮ２５のドレイン
と出力端子１４間、及びＭＯＳトランジスタＮ２６のド
レインと出力端子１５間にそれぞれ挿入しても良い。ま
た、図１１に示した回路において、ＭＯＳトランジスタ
Ｎ５，Ｎ６，Ｎ２５，Ｎ２６のオン抵抗を十分大きくす
ることにより、上述した直流貫通電流を十分少くするこ
とが可能である。

【００６０】図１３は、この発明の第１３の実施例に係
る半導体集積回路について説明するためのもので、Ｄ型
フリップフロップ回路の別の構成例を示している。この
回路は、上記図１１に示した回路にＮチャネル型ＭＯＳ
トランジスタＮ９，Ｎ１０，Ｎ２９，Ｎ３０を付加し、
ＭＯＳトランジスタＮ９，Ｎ３０のゲートに端子２１か
らセット信号Ｓ、ＭＯＳトランジスタＮ１０，Ｎ２９の
ゲートにインバータＩＮ２から上記セット信号Ｓの反転
信号を供給するようにしている。これによって、セット
機能付Ｄ型フリップフロップ回路を構成している。

【００６１】図１４は、この発明の第１４の実施例に係
る半導体集積回路について説明するためのもので、Ｄ型
フリップフロップ回路の更に別の構成例を示している。
この回路は、図１１に示した回路に、Ｎチャネル型ＭＯ
ＳトランジスタＮ１１，Ｎ１２，Ｎ３１，Ｎ３２を付加
している。そして、上記ＭＯＳトランジスタＮ３１，Ｎ
１２のゲートに端子２２からリセット信号Ｒ、ＭＯＳト
ランジスタＮ１１，Ｎ３２のゲートにインバータＩＮ３
から上記リセット信号Ｒの反転信号を供給するようにし
ている。このように構成することによって、リセット機
能付Ｄ型フリップフロップ回路を実現している。

【００６２】図１５は、この発明の第１５の実施例に係
る半導体集積回路について説明するためのもので、Ｄ型
フリップフロップ回路の他の構成例を示している。この
回路は、上記図１４の回路にＮチャネル型ＭＯＳトラン
ジスタＮ９，Ｎ１０，Ｎ２９，Ｎ３０を付加している。
そして、上記ＭＯＳトランジスタＮ９，Ｎ３０のゲート
に端子２１からセット信号Ｓ、ＭＯＳトランジスタＮ１
０，Ｎ２９のゲートにインバータＩＮ２から上記セット
信号Ｓの反転信号を供給するようにしている。このよう
に構成することによって、セット優先のセット・リセッ
ト機能付Ｄ型フリップフロップ回路を構成したものであ
る。

【００６３】図１６、この発明の第１６の実施例に係る
半導体集積回路について説明するためのもので、Ｄ型フ
リップフロップ回路の別の構成例を示している。この回
路は、上記図１３の回路にＮチャネル型ＭＯＳトランジ
スタＮ１１，Ｎ１２，Ｎ３１，Ｎ３２を付加し、ＭＯＳ
トランジスタＮ１２，Ｎ３１のゲートに端子２２からリ
セット信号Ｒ、ＭＯＳトランジスタＮ１１，Ｎ３２のゲ
ートにインバータＩＮ３から上記リセット信号Ｒの反転
信号を供給するようにしている。このように構成するこ
とによって、リセット優先のセット・リセット機能付Ｄ
型フリップフロップ回路を構成している。

【００６４】図１７ないし図２０はそれぞれ、この発明
の第１７ないし第２０の実施例に係る半導体集積回路に
ついて説明するためのもので、Ｄ型フリップフロップ回
路の更に別の構成例を示している。図１７に示す回路
は、図１２に示した回路と図１３に示した回路とを組み
合わせて構成したものである。図１８に示す回路は、図
１２に示した回路と図１４に示した回路とを組み合わせ
て構成したものである。図１９に示す回路は、図１２に
示した回路と図１５に示した回路とを組み合わせて構成
したものである。及び図２０に示す回路は、図１２に示
した回路と図１６に示した回路とを組み合わせて構成し
たものである。

【００６５】図１７ないし図２０において、前述した図
１２ないし図１６と同一構成部分には同じ符号を付して
その詳細な説明は省略する。

【００６６】このような回路構成であっても基本構成は
図１２ないし図１６と同様であるので、実質的に同じ動
作を行い、同様な作用効果が得られる。

【００６７】なお、前述した第１１ないし第２０の実施
例において、各Ｐチャネル型ＭＯＳトランジスタをＮチ
ャネル型ＭＯＳトランジスタに、各Ｎチャネル型ＭＯＳ
トランジスタをＰチャネル型ＭＯＳトランジスタにそれ
ぞれ置き換え、且つ電源Ｖ_DDを接地点に、接地点を電源
Ｖ_DDに入れ換えても同様にＤ型フリップフロップ回路を
構成できる。

【００６８】上記図１１ないし図２０に示した実施例で
は、Ｐチャネル型ＭＯＳトランジスタあるいはＮチャネ
ル型ＭＯＳトランジスタの一方を主に利用して回路を構
成できるため、主に利用しているＭＯＳトランジスタに
合わせて製造工程を組立てれば、動作速度の高速化や微
細化を達成できる。特に、図１１ないし図２０に示した
ように、Ｎチャネル型ＭＯＳトランジスタを主に用いて
回路を構成すれば、Ｐチャネル型よりもＮチャネル型の
ほうがキャリアの移動度が高く、スイッチング速度が速
いので、動作速度を高速化できる。

【００６９】図２１は、この発明の第２１の実施例に係
る半導体集積回路について説明するためのもので、Ｄ型
フリップフロップ回路の更に他の構成例を示している。
このフリップフロップ回路は、Ｐチャネル型ＭＯＳトラ
ンジスタＰ１，Ｐ２，Ｐ２１〜Ｐ２６、Ｎチャネル型Ｍ
ＯＳトランジスタＮ１〜Ｎ６、Ｎ２１，Ｎ２２、及びイ
ンバータＩＮ１から構成されている。ＭＯＳトランジス
タＰ１，Ｐ２のソースはそれぞれ電源Ｖ_DDが印加される
電源端子１１−１に接続され、ドレインは端子１２，１
３に接続される。ＭＯＳトランジスタＰ１のゲートは端
子１３に接続され、ＭＯＳトランジスタＰ２のゲートは
端子１２に接続される。ＭＯＳトランジスタＮ５のドレ
インは上記端子１２に接続され、ソースは接地され、ゲ
ートは上記端子１３に接続される。ＭＯＳトランジスタ
Ｎ６のドレインは上記端子１３に接続され、ソースは接
地され、ゲートは上記端子１２に接続される。上記端子
１２と接地点間には、ＭＯＳトランジスタＮ３，Ｎ１の
ドレイン・ソース間が直列接続される。また、上記端子
１３と接地点間には、ＭＯＳトランジスタＮ４，Ｎ２の
ドレイン・ソース間が直列接続される。上記ＭＯＳトラ
ンジスタＮ１，Ｎ２のゲートは、クロック信号入力端子
１６に接続され、第１のクロック信号ＣＬ１が入力され
る。上記ＭＯＳトランジスタＮ３のゲートは入力端子２
０に接続され、データ信号Ｄが供給される。上記ＭＯＳ
トランジスタＮ４のゲートは、入力端が上記入力端子２
０に接続されたインバータＩＮ１の出力端に接続され、
上記データ信号Ｄの反転信号が供給される。

【００７０】上記ＭＯＳトランジスタＮ２１，Ｎ２２の
ソースはそれぞれ上記接地点に接続され、ドレインは出
力端子１４，１５に接続される。ＭＯＳトランジスタＮ
２１のゲートは出力端子１５に接続され、ＭＯＳトラン
ジスタＮ２２のゲートは出力端子１４に接続される。Ｍ
ＯＳトランジスタＰ２５のドレインは上記出力端子１４
に接続され、ソースは電源Ｖ_DDが印加される電源端子１
１−２に接続され、ゲートは上記出力端子１５に接続さ
れる。ＭＯＳトランジスタＰ２６のドレインは上記出力
端子１５に接続され、ソースは電源Ｖ_DDが印加される電
源端子１１−３に接続され、ゲートは上記出力端子１４
に接続される。上記出力端子１４と電源端子１１−２間
には、ＭＯＳトランジスタＰ２３，Ｐ２１のドレイン・
ソース間が直列接続される。また、上記出力端子１５と
電源端子１１−３間には、ＭＯＳトランジスタＰ２４，
Ｐ２２のドレイン・ソース間が直列接続される。上記Ｍ
ＯＳトランジスタＰ２１，Ｐ２２のゲートは、クロック
信号入力端子１７に接続され、第２のクロック信号ＣＬ
２が入力される。上記ＭＯＳトランジスタＰ２３のゲー
トは端子１２に接続され、上記ＭＯＳトランジスタＰ２
４のゲートは端子１３に接続される。

【００７１】次に、上記のような構成において動作を説
明する。入力端子２０のデータ信号Ｄが“Ｈ”レベルの
時、クロック信号ＣＬ１が“Ｈ”レベルになると、ＭＯ
ＳトランジスタＮ１，Ｎ２，Ｎ３がオン、ＭＯＳトラン
ジスタＮ４がオフとなり、端子１２が“Ｌ”レベルにな
る。これによって、ＭＯＳトランジスタＰ２がオン、Ｍ
ＯＳトランジスタＮ６がオフ、ＭＯＳトランジスタＮ４
がオフとなるので、端子１３は“Ｈ”レベルになる。従
って、ＭＯＳトランジスタＮ５がオンする。クロック信
号ＣＬ１が“Ｌ”レベルになっても、ＭＯＳトランジス
タＮ５，Ｐ２がオンしているので、この状態が保持され
る。次に、クロック信号ＣＬ２が“Ｌ”レベルとなる
と、ＭＯＳトランジスタＰ２１，Ｐ２２，Ｐ２３がオ
ン、ＭＯＳトランジスタＰ２４がオフとなり、出力端子
１４が“Ｈ”レベルになる。従って、ＭＯＳトランジス
タＮ２２がオン、ＭＯＳトランジスタＰ２６がオフ、Ｍ
ＯＳトランジスタＰ２４がオフとなるので、出力端子１
５が“Ｌ”レベルになる。これによって、ＭＯＳトラン
ジスタＰ２５はオンする。クロック信号ＣＬ２が“Ｈ”
レベルになっても、ＭＯＳトランジスタＰ２５，Ｎ２２
がオンしているので、この状態が保持される。出力端子
１４をＱ出力端子、出力端子１５を／Ｑ出力端子とする
と、データ入力端子２０に“Ｈ”レベルが入力される
と、Ｑ出力は“Ｈ”レベル、／Ｑ出力は“Ｌ”レベルと
なる。同様に端子２０のデータ信号Ｄが“Ｌ”レベルの
時に、クロック信号ＣＬ１が“Ｈ”レベル、クロック信
号ＣＬ２が順次“Ｌ”レベルになると、出力端子１４は
“Ｌ”レベル、出力端子１５は“Ｈ”レベルになる。ま
た、クロック信号ＣＬ１が“Ｌ”レベル、クロック信号
ＣＬ２が“Ｈ”レベルであると、端子１２，１３，１
４，１５は前の状態を保持する。このように図２１に示
す回路は、Ｄ型フリップフロップの動作を行う。

【００７２】なお、上記図２１に示した回路において、
クロック信号ＣＬ１とＣＬ２は同じ信号でも良い。ま
た、電源Ｖ_DDと接地点を入れ替え、且つＰチャネル型Ｍ
ＯＳトランジスタとＮチャネル型ＭＯＳトランジスタの
導電型を入れ替えても良い。

【００７３】図２２は、この発明の第２２の実施例に係
る半導体集積回路装置について説明するためのもので、
Ｄ型フリップフロップ回路の他の構成例を示している。
このフリップフロップは、上記図２１の回路にＮチャネ
ル型ＭＯＳトランジスタＮ７，Ｎ８、Ｐチャネル型ＭＯ
ＳトランジスタＰ２７，Ｐ２８、及びインバータＩＮ２
を付加したものである。端子２１に供給されたセット信
号ＳをＭＯＳトランジスタＮ７，Ｐ２８のゲートに、こ
のセット信号Ｓの反転信号をＭＯＳトランジスタＮ８，
Ｐ２７のゲートにそれぞれ入力するようにし、セット機
能付きのＤ型フリップフロップ回路を構成したものであ
る。

【００７４】端子２１に“Ｈ”レベルのセット信号Ｓが
入力されると、インバータＩＮ２の出力は“Ｌ”レベル
となり、ＭＯＳトランジスタＮ７，Ｐ２７がオンし、Ｍ
ＯＳトランジスタＮ８，Ｐ２８がオフする。これによっ
て、端子１２が“Ｌ”レベルとなるので、端子１３が
“Ｈ”レベルとなる。また、出力端子１４が“Ｈ”レベ
ルとなるので、出力端子１５が“Ｌ”レベルとなる。つ
まりセット信号Ｓが入力されるとＱ出力が“Ｈ”レベ
ル、／Ｑ出力は“Ｌ”レベルとなる。

【００７５】図２３は、この発明の第２３の実施例に係
る半導体集積回路について説明するためのもので、Ｄ型
フリップフロップ回路の更に他の構成例を示している。
この回路は、図２１に示した回路にＮチャネル型ＭＯＳ
トランジスタＮ９，Ｎ１０、Ｐチャネル型ＭＯＳトラン
ジスタＰ２９，Ｐ３０、及びインバータＩＮ３を付加し
ている。そして、上記ＭＯＳトランジスタＮ１０，Ｐ２
９のゲートを端子２２に接続してリセット信号Ｒを供給
し、ＭＯＳトランジスタＮ９，Ｐ３０のゲートをインバ
ータＩＮ３の出力端に接続して、上記リセット信号Ｒの
反転信号を供給するようにしている。これによって、リ
セット機能付きのＤ型フリップフロップ回路を構成して
いる。

【００７６】上記のような構成では、端子２２に“Ｈ”
レベルのリセット信号Ｒが入力されると、インバータＩ
Ｎ３の出力は“Ｌ”レベルとなり、ＭＯＳトランジスタ
Ｎ１０，Ｐ３０がオンし、ＭＯＳトランジスタＮ９，Ｐ
２９がオフする。これによって、端子１３が“Ｌ”レベ
ルとなるので、端子１２が“Ｈ”レベルとなる。また、
出力端子１５が“Ｈ”レベルとなるので、出力端子１４
が“Ｌ”レベルとなる。つまり、リセット信号Ｒが入力
されるとＱ出力が“Ｌ”レベル、／Ｑ出力が“Ｈ”レベ
ルとなる。

【００７７】図２４は、この発明の第２４の実施例に係
る半導体集積回路について説明するためのもので、Ｄ型
フリップフロップ回路の別の構成例を示している。この
回路は、図２３に示したリセット機能付きのＤ型フリッ
プフロップ回路に、図２２に示したセット機能を加えた
ものである。図２４において、上記図２２及び図２３と
同一構成部に同じ符号を付してその詳細な説明は省略す
る。

【００７８】図２４のような構成によれば、セット信号
Ｓ及びリセット信号Ｒが同時に入力された場合、セット
の方が優先されるセット・リセット機能付きのＤ型フリ
ップフロップ回路を構成できる。

【００７９】図２５は、この発明の第２５の実施例に係
る半導体集積回路について説明するためのもので、Ｄ型
フリップフロップ回路の更に別の構成例を示している。
この回路は、上記図２２に示したセット機能付きのＤ型
フリップフロップ回路に、図２３に示したリセット機能
を加えたものである。図２５において、上記図２２及び
図２３と同一構成部に同じ符号を付してその詳細な説明
は省略する。

【００８０】このような構成では、セット信号Ｓ及びリ
セット信号Ｒが同時に入力された場合には、リセットの
方が優先されるセット・リセット機能付きのＤ型フリッ
プフロップ回路となる。

【００８１】上記図２１ないし図２５に示したＤ型フリ
ップフロップ回路は、クロック信号は端子１６に供給す
る第１のクロック信号ＣＬ１と端子１７に供給する第２
のクロック信号ＣＬ２の２種類のみで済む。しかも、ク
ロック信号ＣＬ２はＣＬ１と同じクロック信号でも良
く、この場合には１種類のクロック信号で制御可能であ
る。また、図２１に示したＤ型フリップフロップ回路
は、インバータＩＮ１を除くと１６個の素子数であり、
前記図４３に示した従来のＤ型フリップフロップ回路に
おいて、クロック信号の反転信号を生成するインバータ
の素子数を考慮に入れない素子数１６個と同じである。
図４４に示した従来のＤ型フリップフロップ回路の素子
数は、インバータＩＮ３０を除くと３２個であるので、
この回路に比べれば素子数を大幅に削減できる。

【００８２】このように、図２１ないし図２５に示した
Ｄ型フリップフロップ回路では、素子数を増加させるこ
となく、動作制御用のクロックの数を削減できる。これ
によって、チップ占有面積を小さくでき、且つ製造コス
トも低減できる。

【００８３】図２６は、この発明の第２６の実施例に係
る半導体集積回路について説明するためのもので、トグ
ル型フリップフロップ回路の構成例を示している。この
回路は、Ｐチャネル型ＭＯＳトランジスタＰ１，Ｐ２，
Ｐ２１，Ｐ２２、及びＮチャネル型ＭＯＳトランジスタ
Ｎ１〜Ｎ６，Ｎ２１〜Ｎ２６から構成されている。ＭＯ
ＳトランジスタＰ１，Ｐ２のソースはそれぞれ電源Ｖ_DD
が印加される電源端子１１に接続され、ドレインは端子
１２，１３に接続される。ＭＯＳトランジスタＰ１のゲ
ートは端子１３に接続され、ＭＯＳトランジスタＰ２の
ゲートは端子１２に接続される。ＭＯＳトランジスタＮ
５のドレインは上記端子１２に接続され、ソースは接地
され、ゲートは上記端子１３に接続される。ＭＯＳトラ
ンジスタＮ６のドレインは上記端子１３に接続され、ソ
ースは接地され、ゲートは上記端子１２に接続される。
上記端子１２と接地点間には、ＭＯＳトランジスタＮ
３，Ｎ１のドレイン・ソース間が直列接続される。ま
た、上記端子１３と接地点間には、ＭＯＳトランジスタ
Ｎ４，Ｎ２のドレイン・ソース間が直列接続される。上
記ＭＯＳトランジスタＮ１，Ｎ２のゲートはクロック信
号入力端子１６に接続され、第１のクロック信号ＣＬ１
が入力される。

【００８４】上記ＭＯＳトランジスタＰ２１，Ｐ２２の
ソースはそれぞれ上記電源端子１１に接続され、ドレイ
ンは出力端子１４，１５にそれぞれ接続される。ＭＯＳ
トランジスタＰ２１のゲートは出力端子１５に接続さ
れ、ＭＯＳトランジスタＰ２２のゲートは出力端子１４
に接続される。ＭＯＳトランジスタＮ２５のドレインは
上記出力端子１４に接続され、ソースは接地され、ゲー
トは上記出力端子１５に接続される。ＭＯＳトランジス
タＮ２６のドレインは上記出力端子１５に接続され、ソ
ースは接地され、ゲートは上記出力端子１４に接続され
る。上記出力端子１４と接地点間には、ＭＯＳトランジ
スタＮ２３，Ｎ２１のドレイン・ソース間が直列接続さ
れる。また、上記出力端子１５と接地点間には、ＭＯＳ
トランジスタＮ２４，Ｎ２２のドレイン・ソース間が直
列接続される。上記ＭＯＳトランジスタＮ２１，Ｎ２２
のゲートは、クロック入力端子１７に接続され、第２の
クロック信号ＣＬ２が入力される。上記ＭＯＳトランジ
スタＮ２３のゲートは端子１２に接続され、上記ＭＯＳ
トランジスタＮ２４のゲートは端子１３に接続される。
更に、上記ＭＯＳトランジスタＮ３のゲートは出力端子
１５に接続され、上記ＭＯＳトランジスタＮ４のゲート
は出力端子１４に接続される。

【００８５】上記図２６に示した回路の動作を説明す
る。出力端子１４が“Ｈ”レベルで出力端子１５が
“Ｌ”レベルの時、クロック信号ＣＬ１が“Ｈ”レベル
になると、ＭＯＳトランジスタＮ１，Ｎ２がオン、ＭＯ
ＳトランジスタＮ３がオフ、ＭＯＳトランジスタＮ４が
オン、ＭＯＳトランジスタＮ２，Ｎ４がオンとなるの
で、端子１３は“Ｌ”レベルになる。この端子１３の
“Ｌ”レベルにより、ＭＯＳトランジスタＰ１がオン、
ＭＯＳトランジスタＮ５がオフとなり、ＭＯＳトランジ
スタＮ３がオフであることにより端子１２が“Ｈ”レベ
ルになる。端子１２が“Ｈ”レベルとなることによりＭ
ＯＳトランジスタＰ２がオフ、ＭＯＳトランジスタＮ６
がオンとなる。つまり、このとき端子１２が“Ｈ”レベ
ル、端子１３が“Ｌ”レベルになる。次に、クロック信
号ＣＬ２が“Ｈ”レベルになると、ＭＯＳトランジスタ
Ｎ２１，Ｎ２２がオンする。端子１２が“Ｈ”レベルで
あるからＭＯＳトランジスタＮ２３はオン、端子１３が
“Ｌ”レベルであるからＭＯＳトランジスタＮ２４はオ
フである。ＭＯＳトランジスタＮ２１，Ｎ２３はオンで
あるので、出力端子１４は“Ｌ”レベルになる。この出
力端子１４の“Ｌ”レベルにより、ＭＯＳトランジスタ
Ｐ２２がオン、ＭＯＳトランジスタＮ２６がオフし、Ｍ
ＯＳトランジスタＮ２４はオフであるから出力端子１５
は“Ｈ”レベルになる。出力端子１５が“Ｈ”レベルで
あるのでＭＯＳトランジスタＰ２１がオフ、ＭＯＳトラ
ンジスタＮ２５がオンとなる。つまりクロック信号ＣＬ
２が“Ｈ”レベルになると、出力端子１４が“Ｌ”レベ
ル、出力端子１５が“Ｈ”レベルになる。

【００８６】以上の動作をまとめると、クロック信号Ｃ
Ｌ１が“Ｈ”レベルの時、Ｑ出力端である出力端子１４
が“Ｈ”レベル、／Ｑ出力端である出力端子１５が
“Ｌ”レベルであると、次にクロック信号ＣＬ２が
“Ｈ”レベルになるとＱ出力が“Ｌ”レベル、／Ｑ出力
が“Ｈ”レベルになる。この動作を続けると、次にクロ
ック信号ＣＬ２が“Ｌ”レベルから“Ｈ”レベルになる
時、Ｑ出力が“Ｈ”レベル、／Ｑ出力が“Ｌ”レベルに
なる。つまり、クロック信号が“Ｌ”レベルから“Ｈ”
レベルに反転する毎に出力が反転するトグル型フリップ
フロップ回路の動作を行う。

【００８７】なお、上記図２６に示した回路において、
クロック信号ＣＬ１とＣＬ２は互に反転の関係にある信
号でも良い。また、ＭＯＳトランジスタＮ１とＮ３、Ｍ
ＯＳトランジスタＮ２とＮ４、ＭＯＳトランジスタＮ２
１とＮ２３、及びＭＯＳトランジスタＮ２２とＮ２４の
位置がそれぞれ各出力端子と接地点間で入れ換わっても
良い。

【００８８】図２７は、この発明の第２７の実施例に係
る半導体集積回路について説明するためのもので、トグ
ル型フリップフロップ回路の他の構成例を示している。
この回路は、上記図２６に示した回路における、ＭＯＳ
トランジスタＮ５のソースと接地点間、ＭＯＳトランジ
スタＮ６のソースと接地点間、ＭＯＳトランジスタＮ２
５のソースと接地点間、ＭＯＳトランジスタＮ２６のソ
ースと接地点間にそれぞれ、Ｎチャネル型ＭＯＳトラン
ジスタＮ７，Ｎ８，Ｎ２７，Ｎ２８のドレイン・ソース
間を挿入したものである。そして、ＭＯＳトランジスタ
Ｎ７，Ｎ８のゲートはともに第３のクロック信号ＣＬ３
が入力される端子１８に接続している。このクロック信
号ＣＬ３は、端子１６に入力されるクロック信号ＣＬ１
が“Ｌ”レベルの時に“Ｈ”レベルとなる信号である。
また、ＭＯＳトランジスタＮ２７，Ｎ２８のゲートはと
もに第４のクロック信号ＣＬ４が入力される端子１９に
接続する。クロック信号ＣＬ４は、端子７に入力される
クロック信号ＣＬ２が“Ｌ”レベルのとき“Ｈ”レベル
となる信号である。従って、クロック信号ＣＬ１とＣＬ
４が同じ信号、クロック信号ＣＬ２とＣＬ３が同じ信
号、クロック信号ＣＬ１とＣＬ２が逆相の信号でも良
い。

【００８９】上記のように、ＭＯＳトランジスタＮ７を
付加することにより、例えば図２６に示した回路におい
ては、クロック信号ＣＬ１が“Ｈ”レベルとなり、端子
１３が“Ｈ”レベルから“Ｌ”レベルに変化する時、Ｍ
ＯＳトランジスタＰ１がオフからオンへ、ＭＯＳトラン
ジスタＮ５がオンからオフになり、この過渡状態時にＭ
ＯＳトランジスタＰ１とＮ５が同時にオン状態となる。
この時、図２７に示す回路では、ＭＯＳトランジスタＮ
７がオフするので、ＭＯＳトランジスタＰ１とＮ２が同
時にオンして電源Ｖ_DDと接地点間に直流貫通電流が流れ
るのを防ぐことができる。他のＭＯＳトランジスタＮ
８，Ｎ２７，Ｎ２８も上記ＭＯＳトランジスタＮ７と同
様の働きを行う。

【００９０】なお、上記ＭＯＳトランジスタＮ７，Ｎ
８，Ｎ２７，Ｎ２８はそれぞれ、ＭＯＳトランジスタＮ
５のドレインと端子１２との間、ＭＯＳトランジスタＮ
６のドレインと端子１３との間、ＭＯＳトランジスタＮ
２５のソースと出力端子１４との間、ＭＯＳトランジス
タＮ２６と出力端子１５との間に挿入しても良い。ま
た、上記図２６に示した回路において、ＭＯＳトランジ
スタＮ５，Ｎ６，Ｎ２５，Ｎ２６のオン抵抗を十分大き
くすることによって上述した直流貫通電流を小さくする
ことができる。

【００９１】図２８は、この発明の第２８の実施例に係
る半導体集積回路について説明するためのもので、トグ
ル型フリップフロップ回路の更に他の構成例を示してい
る。この回路は、上記図２６に示した回路における端子
１２と接地点間、ＭＯＳトランジスタＮ２，Ｎ６のソー
スと接地点間、ＭＯＳトランジスタＮ２１，Ｎ２５のソ
ースと接地点間、及び出力端子１５と接地点間にそれぞ
れ、Ｎチャネル型ＭＯＳトランジスタＮ９，Ｎ１０，Ｎ
２９，Ｎ３０のドレイン・ソース間を挿入したものであ
る。そして、セット信号入力端子２１に供給するセット
信号ＳをＭＯＳトランジスタＮ９，Ｎ３０のゲートに、
インバータＩＮ１で上記セット信号Ｓを反転した信号を
ＭＯＳトランジスタＮ１０，Ｎ２９のゲートに供給する
ようにしている。これによって、セット機能付きのトグ
ル型フリップフロップ回路を構成している。

【００９２】図２９は、この発明の第２９の実施例に係
る半導体集積回路について説明するためのもので、トグ
ル型フリップフロップ回路の別の構成例を示している。
この回路は、上記図２６に示した回路におけるＭＯＳト
ランジスタＮ１，Ｎ５のソースと接地点間、端子１３と
接地点間、出力端子１４と接地点間、ＭＯＳトランジス
タＮ２５，Ｎ２６のソースと接地点間にそれぞれ、ＭＯ
ＳトランジスタＮ１１，Ｎ１２，Ｎ３１，Ｎ３２のドレ
イン・ソース間を挿入している。そして、リセット信号
入力端子２２に供給するリセット信号ＲをＭＯＳトラン
ジスタＮ１２，Ｎ３１のゲートに、このリセット信号Ｒ
をインバータＩＮ２で反転した信号をＭＯＳトランジス
タＮ１１，Ｎ３２のゲートに供給するようにしている。
これによって、リセット機能付きのトグル型フリップフ
ロップ回路を構成している。

【００９３】図３０は、この発明の第３０の実施例に係
る半導体集積回路について説明するためのもので、トグ
ル型フリップフロップ回路の更に別の構成例を示してい
る。この回路は、上記図２９に示した回路における端子
１２と接地点間、ＭＯＳトランジスタＮ２，Ｎ６，Ｎ１
２のソースと接地点間、ＭＯＳトランジスタＮ２１，Ｎ
２５，Ｎ３１のソースと接地点間、及び出力端子１５と
接地点間にそれぞれ、Ｎチャネル型ＭＯＳトランジスタ
Ｎ９，Ｎ１０，Ｎ２９，Ｎ３０のドレイン・ソース間を
挿入したものである。そして、セット信号入力端子２１
に供給するセット信号ＳをＭＯＳトランジスタＮ９，Ｎ
３０のゲートに供給し、インバータＩＮ１で上記セット
信号Ｓを反転した信号をＭＯＳトランジスタＮ１０，Ｎ
２９のゲートに供給するようにしている。これによっ
て、セット優先のセット・リセット機能付きのトグル型
フリップフロップ回路を構成したものである。

【００９４】図３１は、この発明の第３１の実施例に係
る半導体集積回路について説明するためのもので、トグ
ル型フリップフロップ回路の他の構成例を示している。
この回路は、上記図２８に示した回路におけるＭＯＳト
ランジスタＮ１，Ｎ５，Ｎ９のソースと接地点間、端子
１３と接地点間、出力端子１４と接地点間、ＭＯＳトラ
ンジスタＮ２５，２６，３０のソースと接地点間にそれ
ぞれ、ＭＯＳトランジスタＮ１１，Ｎ１２，Ｎ３１，Ｎ
３２のドレイン・ソース間を挿入して設けている。そし
て、上記ＭＯＳトランジスタＮ１２，Ｎ３１のゲートに
リセット信号Ｒを供給し、ＭＯＳトランジスタＮ１１，
Ｎ３２のゲートにこのリセット信号ＲをインバータＩＮ
２で反転した信号を供給するようにしている。このよう
な構成では、リセット優先のセット・リセット機能付き
トグル型フリップフロップ回路となる。

【００９５】図３２ないし図３５はそれぞれ、この発明
の第３２ないし第３５の実施例に係る半導体集積回路に
ついて説明するためのもので、トグル型フリップフロッ
プ回路の更に他の構成例を示している。図３２に示す回
路は、図２７に示した回路と図２８に示した回路との組
み合わせ、図３３に示す回路は、図２７に示した回路と
図２９に示した回路との組み合わせ、図３４に示す回路
は、図２７に示した回路と図３０に示した回路との組み
合わせ、及び図３５に示す回路は、図２７に示した回路
と図３１に示した回路との組み合わせである。

【００９６】上記図３２ないし図３５に示した回路にお
いて、図２７ないし図３１と同一構成部分には同じ符号
を付してその詳細な説明は省略する。

【００９７】上記図３２ないし図３５に示したような構
成では、基本的には組み合わせた回路がそれぞれ有する
機能を兼ね備えたトグル型フリップフロップ回路とな
る。

【００９８】なお、図２６〜図３５に示した回路におい
て、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型Ｍ
ＯＳトランジスタの導電型を入れ換え、且つ電源の極性
を入れ換えても同様にトグル型フリップフロップ回路を
構成できる。

【００９９】上記図２６ないし図３５に示したような回
路構成では、Ｐチャネル型ＭＯＳトランジスタあるいは
Ｎチャネル型ＭＯＳトランジスタの一方を主に用いて回
路を構成できるため、主に利用している導電型のＭＯＳ
トランジスタを中心に製造工程を選ぶことにより、動作
速度の高速化並びに微細化を達成でき、製造工程のコス
トを下げることができる。また、第２６ないし第３５の
実施例では、主としてキャリアの易動度の大きいＮチャ
ネル型ＭＯＳトランジスタで回路を構成し、キャリアの
易動度の小さいＰチャネル型トランジスタは各端子１２
〜１５と電源Ｖ_DD間にそれぞれ１個しか設けていないの
で、この点からも更に高速動作を達成できる。

【０１００】図３６は、この発明の第３６の実施例に係
る半導体集積回路について説明するためのもので、トグ
ル型フリップフロップ回路の他の構成例を示している。
この回路は、Ｐチャネル型ＭＯＳトランジスタＰ１，Ｐ
２，Ｐ２１〜Ｐ２６、及びＮチャネル型ＭＯＳトランジ
スタＮ１〜Ｎ６、Ｎ２１，Ｎ２２から構成されている。
ＭＯＳトランジスタＰ１，Ｐ２のソースはそれぞれ電源
Ｖ_DDが印加される電源端子１１−１に接続され、ドレイ
ンは端子１２，１３に接続される。ＭＯＳトランジスタ
Ｐ１のゲートは端子１３に接続され、ＭＯＳトランジス
タＰ２のゲートは端子１２に接続される。ＭＯＳトラン
ジスタＮ５のドレインは上記端子１２に接続され、ソー
スは接地され、ゲートは上記端子１３に接続される。Ｍ
ＯＳトランジスタＮ６のドレインは上記端子１３に接続
され、ソースは接地され、ゲートは上記端子１２に接続
される。上記端子１２と接地点間には、ＭＯＳトランジ
スタＮ３，Ｎ１のドレイン・ソース間が直列接続され
る。また、上記端子１３と接地点間には、ＭＯＳトラン
ジスタＮ４，Ｎ２のドレイン・ソース間が直列接続され
る。上記ＭＯＳトランジスタＮ１，Ｎ２のゲートはクロ
ック信号入力端子１６に接続され、第１のクロック信号
ＣＬ１が入力される。

【０１０１】上記ＭＯＳトランジスタＮ２１，Ｎ２２の
ソースはそれぞれ上記接地点に接続され、ドレインは出
力端子１４，１５にそれぞれ接続される。ＭＯＳトラン
ジスタＮ２１のゲートは出力端子１５に接続され、ＭＯ
ＳトランジスタＮ２２のゲートは出力端子１４に接続さ
れる。ＭＯＳトランジスタＰ２５のドレインは上記出力
端子１４に接続され、ソースは電源Ｖ_DDが印加される電
源端子１１−２に接続され、ゲートは上記出力端子１５
に接続される。ＭＯＳトランジスタＰ２６のドレインは
上記出力端子１５に接続され、ソースは電源Ｖ_DDが印加
される電源端子１１−３に接続され、ゲートは上記出力
端子１４に接続される。上記出力端子１４と電源端子１
１−２間には、ＭＯＳトランジスタＰ２３，Ｐ２１のド
レイン・ソース間が直列接続される。また、上記出力端
子１５と電源端子１１−３間には、ＭＯＳトランジスタ
Ｐ２４，Ｐ２２のドレイン・ソース間が直列接続され
る。上記ＭＯＳトランジスタＰ２１，Ｐ２２のゲート
は、クロック信号入力端子１７に接続され、第２のクロ
ック信号ＣＬ２が入力される。上記ＭＯＳトランジスタ
Ｐ２３のゲートは端子１２に接続され、上記ＭＯＳトラ
ンジスタＰ２４のゲートは端子１３に接続される。更
に、上記ＭＯＳトランジスタＮ３のゲートは出力端子１
５に接続され、上記ＭＯＳトランジスタＮ４のゲートは
出力端子１４に接続される。

【０１０２】上記のような構成において、上記トグル型
フリップフロップ回路の動作を説明する。出力端子１４
が“Ｈ”レベルで出力端子１５が“Ｌ”レベルの時、ク
ロック信号ＣＬ１が“Ｈ”レベルになると、ＭＯＳトラ
ンジスタＮ１，Ｎ２がオンし、ＭＯＳトランジスタＮ３
がオフ、ＭＯＳトランジスタＮ４はオンとなる。ＭＯＳ
トランジスタＮ２とＮ４がオンであるので、端子１３は
“Ｌ”レベルになる。端子１３が“Ｌ”レベルであるの
で、ＭＯＳトランジスタＰ１がオン、ＭＯＳトランジス
タＮ５がオフとなり、ＭＯＳトランジスタＮ３がオフで
あるので、端子１２が“Ｈ”レベルになる。端子１２が
“Ｈ”レベルであるので、ＭＯＳトランジスタＰ２がオ
フ、ＭＯＳトランジスタＮ６がオンとなる。つまり、こ
のとき端子１２が“Ｈ”レベル、端子１３が“Ｌ”レベ
ルになる。

【０１０３】次に、クロック信号ＣＬ２が“Ｌ”レベル
になると、ＭＯＳトランジスタＰ２１，Ｐ２２がオンす
る。端子１２が“Ｈ”レベルであるからＭＯＳトランジ
スタＰ２３がオフ、端子１３が“Ｌ”レベルであるから
ＭＯＳトランジスタＰ２４がオンである。ＭＯＳトラン
ジスタＰ２２，Ｐ２４がオンであることにより、出力端
子１５が“Ｈ”レベルになる。出力端子１５が“Ｈ”レ
ベルであるのでＭＯＳトランジスタＮ２１がオン、ＭＯ
ＳトランジスタＰ２５がオフし、ＭＯＳトランジスタＰ
２３がオフであることにより、出力端子１４が“Ｌ”レ
ベルになる。出力端子１４が“Ｌ”レベルとなると、Ｍ
ＯＳトランジスタＮ２２がオフ、ＭＯＳトランジスタＰ
２６がオンとなる。つまり、クロック信号ＣＬ２が
“Ｌ”レベルになると出力端子１４が“Ｌ”レベル、出
力端子１５が“Ｈ”レベルになる。

【０１０４】以上の動作をまとめると、クロック信号Ｃ
Ｌ１が“Ｈ”レベルの時、Ｑ出力の出力端子１４が
“Ｈ”レベル、／Ｑ出力の出力端子１５が“Ｌ”レベル
であると、次に、クロック信号ＣＬ１が“Ｌ”レベルと
なり、クロック信号ＣＬ２が“Ｌ”レベルになるとＱ出
力が“Ｌ”レベル、／Ｑ出力が“Ｈ”レベルになる。こ
の動作を続けると、次にクロック信号ＣＬ２が“Ｈ”レ
ベルから“Ｌ”レベルになると、Ｑ出力が“Ｈ”レベ
ル、／Ｑ出力が“Ｌ”レベルになる。つまり、クロック
信号ＣＬ２が“Ｈ”レベルから“Ｌ”レベルに反転する
度に、出力が反転するトグル型フリップフロップ回路の
動作を行う。

【０１０５】なお、上記図３６に示した回路において、
クロック信号ＣＬ１とＣＬ２は同じ信号でも良い。ま
た、ＭＯＳトランジスタＮ１とＮ３、ＭＯＳトランジス
タＮ２とＮ４の配置は、各端子１２，１３と接地点間で
入れ替えても良く、ＭＯＳトランジスタＰ２１とＰ２
３、ＭＯＳトランジスタＰ２２とＰ２４の配置は、各出
力端子１４，１５と電源端子１１−２，１１−３間で入
れ替えても良い。

【０１０６】図３７は、この発明の第３７の実施例に係
る半導体集積回路について説明するためのもので、トグ
ル型フリップフロップ回路の更に他の構成例を示してい
る。この回路は、図３６の回路における端子１２と接地
点間、ＭＯＳトランジスタＮ２，Ｎ６のソースと接地点
間、出力端子１４と電源端子１１−２間、及びＭＯＳト
ランジスタＰ２２，Ｐ２６のソースと電源端子１１−３
間にそれぞれ、Ｎチャネル型ＭＯＳトランジスタＮ７，
Ｎ８のドレイン・ソース間を接続して設けるとともに、
Ｐチャネル型ＭＯＳトランジスタＰ２７，Ｐ２８のソー
ス・ドレイン間を接続して設けている。また、セット信
号Ｓを反転するインバータＩＮ１を設けている。そし
て、セット信号入力端子２１に供給されるセット信号Ｓ
をＭＯＳトランジスタＮ７，Ｐ２８のゲートにそれぞれ
供給し、このセット信号ＳをインバータＩＮ１で反転し
た信号をＭＯＳトランジスタＮ８，Ｐ２７のゲートにそ
れぞれ供給するようにしている。これによって、セット
機能付きのトグル型フリップフロップ回路を構成したも
のである。

【０１０７】上記のような構成において、端子２１に
“Ｈ”レベルのセット信号Ｓが供給されると、インバー
タＩＮ１の出力は“Ｌ”レベルとなり、ＭＯＳトランジ
スタＮ７，Ｐ２７がオンし、ＭＯＳトランジスタＮ８，
Ｐ２８がオフする。従って、端子１２が“Ｌ”レベル、
端子１３が“Ｈ”レベルとなる。この結果、出力端子１
４が“Ｈ”レベルとなり、出力端子１５が“Ｌ”レベル
となる。つまり、セット信号Ｓが入力されるとＱ出力が
“Ｈ”レベル、／Ｑ出力が“Ｌ”レベルとなる。一方、
セット信号Ｓが“Ｌ”レベルの時は、ＭＯＳトランジス
タＮ７，Ｐ２７がオフ、ＭＯＳトランジスタＮ８，Ｐ２
８がオンとなり、クロック信号ＣＬ１，ＣＬ２に同期し
て図３６に示した回路と同様にトグル型フリップフロッ
プ回路として動作する。

【０１０８】図３８は、この発明の第３８の実施例に係
る半導体集積回路について説明するためのもので、トグ
ル型フリップフロップ回路の別の構成例を示している。
この回路は、図３６の回路におけるＭＯＳトランジスタ
Ｎ１，Ｎ５のソースと接地点間、及び端子１３と接地点
間、ＭＯＳトランジスタＰ２１，Ｐ２５のソースと電源
端子１１−２間、及び出力端子１５と電源端子１１−３
間にそれぞれ、Ｎチャネル型ＭＯＳトランジスタＮ９，
Ｎ１０、及びＰチャネル型ＭＯＳトランジスタＰ２９，
Ｐ３０のドレイン・ソース間を挿入して設けている。ま
た、リセット信号Ｒを反転するインバータＩＮ２を設け
ている。そして、端子２２に供給されたリセット信号Ｒ
を上記ＭＯＳトランジスタＮ１０，Ｐ２９のそれぞれの
ゲートに、このリセット信号ＲをインバータＩＮ２で反
転した信号をＭＯＳトランジスタＮ９，Ｐ３０のそれぞ
れのゲートに供給する。これによって、リセット機能付
きのトグル型フリップフロップ回路を構成したものであ
る。

【０１０９】上記のような構成において、端子２２に
“Ｈ”レベルのリセット信号Ｒが入力されと、インバー
タＩＮ２の出力は“Ｌ”レベルとなり、ＭＯＳトランジ
スタＮ１０，Ｐ３０がオンし、ＭＯＳトランジスタＮ
９，Ｐ２９がオフする。この結果、端子１３が“Ｌ”レ
ベルとなり、端子１２は“Ｈ”レベルとなる。また、出
力端子１５が“Ｈ”レベルとなり、出力端子４は“Ｌ”
レベルとなる。つまり、リセット信号Ｒが入力されると
Ｑ出力が“Ｌ”レベル、／Ｑ出力が“Ｈ”レベルとな
る。一方、リセット信号Ｒが“Ｌ”レベルの時は、ＭＯ
ＳトランジスタＮ１０，Ｐ３０がオフ、ＭＯＳトランジ
スタＮ９，Ｐ２９がオンとなり、クロック信号ＣＬ１，
ＣＬ２により、上記図３６に示した回路と同様にトグル
型フリップフロップ回路として動作する。

【０１１０】図３９は、この発明の第３９の実施例に係
る半導体集積回路について説明するためのもので、トグ
ル型フリップフロップ回路の更に別の構成例を示してい
る。この回路は、上記図３８に示したリセット機能付き
のトグル型フリップフロップ回路に上記図３７に示した
回路におけるセット機能を付加したものである。

【０１１１】図３９において、上記図３８及び図３７と
同一構成部分には同じ符号を付してその詳細な説明は省
略する。

【０１１２】図３９に示した構成では、セット信号Ｓ及
びリセット信号Ｒが同時に入力された場合には、セット
信号Ｓの方が優先されるセット・リセット機能付きのト
グル型フリップフロップ回路となる。

【０１１３】図４０は、この発明の第４０の実施例に係
る半導体集積回路について説明するためのもので、トグ
ル型フリップフロップ回路の他の構成例を示している。
この回路は、上記図３７に示したセット機能付きのトグ
ル型フリップフロップ回路に上記図３８に示した回路に
おけるリセット機能を付加したものである。

【０１１４】図４０において、上記図３７及び図３８と
同一構成部分には同じ符号を付してその詳細な説明は省
略する。

【０１１５】図４０に示した構成では、セット信号Ｓ及
びリセット信号Ｒが同時に入力された場合には、リセッ
ト信号Ｒの方が優先されるセット・リセット機能付きの
トグル型フリップフロップ回路となる。

【０１１６】図４５に示した従来のトグル型フリップフ
ロップ回路は、４種類のクロック信号を必要とし、クロ
ック信号ＣＰ１と／ＣＰ２、及びクロック信号／ＣＰ１
とＣＰ２を同じ信号にしても、２種類のクロック信号が
必要であった。図４６に示したトグル型フリップフロッ
プ回路のように構成すれば１種類のクロック信号Ｔで済
むが、ＣＭＯＳ回路構成にすると２８素子が必要とな
る。これに対し、図３６に示したこの発明のトグル型フ
リップフロップ回路は、端子１６に供給するクロック信
号ＣＬ１と端子７に供給するクロック信号ＣＬ２の２種
類のみであり、上記クロック信号ＣＬ２はＣＬ１と同じ
信号でも良く、この場合は１種類となる。また、図３６
に示した回路の素子数は１６であり、図４５に示した回
路においてクロック信号ＣＰ１，ＣＰ２の反転信号を生
成するインバータの素子数を考慮に入れない素子数と同
じである。このように、素子数を増加させることなく、
動作制御用のクロック信号の数を削減できる。

【０１１７】図３７ないし図４０に示した構成によれ
ば、図３６に示した回路に比べて素子数は増加するが、
セット機能、リセット機能、セット優先のリセット機
能、及びリセット優先のセット機能をそれぞれ付加でき
る。

【０１１８】このように、図３６ないし図４０に示した
トグル型フリップフロップ回路では、素子数を増加させ
ることなく、動作制御用のクロックの数を削減できる。
これによって、チップ占有面積を小さくでき、且つ製造
コストも低減できる。

【０１１９】

【発明の効果】以上説明したようにこの発明によれば、
動作速度の高速化が図れる半導体集積回路が得られる。
また、プロセスの変動による影響を受け難く、製造の高
精度化並びに簡単化が図れる半導体集積回路が得られ
る。更に、素子数を増加させることなく、動作制御用の
クロック信号の数を削減できる半導体集積回路が得られ
る。

【図面の簡単な説明】

【図１】この発明の第１の実施例に係る半導体集積回路
について説明するためのもので、ラッチ回路を示す回路
図及びその動作を示すタイミングチャート。

【図２】この発明の第２の実施例に係る半導体集積回路
について説明するためのもので、ラッチ回路の他の構成
例を示す図。

【図３】この発明の第３の実施例に係る半導体集積回路
について説明するためのもので、ラッチ回路の更に他の
構成例を示す図。

【図４】この発明の第４の実施例に係る半導体集積回路
について説明するためのもので、ラッチ回路の更に他の
構成例を示す図。

【図５】この発明の第５の実施例に係る半導体集積回路
について説明するためのもので、ラッチ回路の別の構成
例を示す図。

【図６】この発明の第６の実施例に係る半導体集積回路
について説明するためのもので、ラッチ回路の更に別の
構成例を示す図。

【図７】この発明の第７の実施例に係る半導体集積回路
について説明するためのもので、ラッチ回路の他の構成
例を示す図。

【図８】この発明の第８の実施例に係る半導体集積回路
について説明するためのもので、ラッチ回路の他の構成
例を示す図。

【図９】この発明の第９の実施例に係る半導体集積回路
について説明するためのもので、ラッチ回路の他の構成
例を示す図。

【図１０】この発明の第１０の実施例に係る半導体集積
回路について説明するためのもので、ラッチ回路の他の
構成例を示す図。

【図１１】この発明の第１１の実施例に係る半導体集積
回路装置について説明するためのもので、Ｄ型フリップ
フロップ回路の構成例を示す図。

【図１２】この発明の第１２の実施例に係る半導体集積
回路装置について説明するためのもので、Ｄ型フリップ
フロップ回路の他の構成例を示す図。

【図１３】この発明の第１３の実施例に係る半導体集積
回路について説明するためのもので、Ｄ型フリップフロ
ップ回路の別の構成例を示す図。

【図１４】この発明の第１４の実施例に係る半導体集積
回路について説明するためのもので、Ｄ型フリップフロ
ップ回路の更に別の構成例を示す図。

【図１５】この発明の第１５の実施例に係る半導体集積
回路について説明するためのもので、Ｄ型フリップフロ
ップ回路の他の構成例を示す図。

【図１６】この発明の第１６の実施例に係る半導体集積
回路について説明するためのもので、Ｄ型フリップフロ
ップ回路の別の構成例を示す図。

【図１７】この発明の第１７の実施例に係る半導体集積
回路について説明するためのもので、Ｄ型フリップフロ
ップ回路の更に別の構成例を示す図。

【図１８】この発明の第１８の実施例に係る半導体集積
回路について説明するためのもので、Ｄ型フリップフロ
ップ回路の更に別の構成例を示す図。

【図１９】この発明の第１９の実施例に係る半導体集積
回路について説明するためのもので、Ｄ型フリップフロ
ップ回路の更に別の構成例を示す図。

【図２０】この発明の第２０の実施例に係る半導体集積
回路について説明するためのもので、Ｄ型フリップフロ
ップ回路の更に別の構成例を示す図。

【図２１】この発明の第２１の実施例に係る半導体集積
回路について説明するためのもので、Ｄ型フリップフロ
ップ回路の更に他の構成例を示す図。

【図２２】この発明の第２２の実施例に係る半導体集積
回路装置について説明するためのもので、Ｄ型フリップ
フロップ回路の他の構成例を示す図。

【図２３】この発明の第２３の実施例に係る半導体集積
回路について説明するためのもので、Ｄ型フリップフロ
ップ回路の更に他の構成例を示す図。

【図２４】この発明の第２４の実施例に係る半導体集積
回路について説明するためのもので、Ｄ型フリップフロ
ップ回路の別の構成例を示す図。

【図２５】この発明の第２５の実施例に係る半導体集積
回路について説明するためのもので、Ｄ型フリップフロ
ップ回路の更に別の構成例を示す図。

【図２６】この発明の第２６の実施例に係る半導体集積
回路について説明するためのもので、トグル型フリップ
フロップ回路の構成例を示す図。

【図２７】この発明の第２７の実施例に係る半導体集積
回路について説明するためのもので、トグル型フリップ
フロップ回路の他の構成例を示す図。

【図２８】この発明の第２８の実施例に係る半導体集積
回路について説明するためのもので、トグル型フリップ
フロップ回路の更に他の構成例を示す図。

【図２９】この発明の第２９の実施例に係る半導体集積
回路について説明するためのもので、トグル型フリップ
フロップ回路の別の構成例を示す図。

【図３０】この発明の第３０の実施例に係る半導体集積
回路について説明するためのもので、トグル型フリップ
フロップ回路の更に別の構成例を示す図。

【図３１】この発明の第３１の実施例に係る半導体集積
回路について説明するためのもので、トグル型フリップ
フロップ回路の他の構成例を示す図。

【図３２】この発明の第３２の実施例に係る半導体集積
回路について説明するためのもので、トグル型フリップ
フロップ回路の更に他の構成例を示す図。

【図３３】この発明の第３３の実施例に係る半導体集積
回路について説明するためのもので、トグル型フリップ
フロップ回路の更に他の構成例を示す図。

【図３４】この発明の第３４の実施例に係る半導体集積
回路について説明するためのもので、トグル型フリップ
フロップ回路の更に他の構成例を示す図。

【図３５】この発明の第３５の実施例に係る半導体集積
回路について説明するためのもので、トグル型フリップ
フロップ回路の更に他の構成例を示す図。

【図３６】この発明の第３６の実施例に係る半導体集積
回路について説明するためのもので、トグル型フリップ
フロップ回路の他の構成例を示す図。

【図３７】この発明の第３７の実施例に係る半導体集積
回路について説明するためのもので、トグル型フリップ
フロップ回路の更に他の構成例を示す図。

【図３８】この発明の第３８の実施例に係る半導体集積
回路について説明するためのもので、トグル型フリップ
フロップ回路の別の構成例を示す図。

【図３９】この発明の第３９の実施例に係る半導体集積
回路について説明するためのもので、トグル型フリップ
フロップ回路の更に別の構成例を示す図。

【図４０】この発明の第４０の実施例に係る半導体集積
回路について説明するためのもので、トグル型フリップ
フロップ回路の他の構成例を示す図。

【図４１】従来の半導体集積回路について説明するため
のもので、ＣＭＯＳ型のラッチ回路の構成例を示す図。

【図４２】従来の半導体集積回路について説明するため
のもので、ＣＭＯＳ型のラッチ回路の他の構成例を示す
図。

【図４３】従来の半導体集積回路について説明するため
のもので、Ｄ型フリップフロップ回路の構成例を示す
図。

【図４４】従来の半導体集積回路について説明するため
のもので、Ｄ型フリップフロップ回路の他の構成例を示
す図。

【図４５】従来の半導体集積回路について説明するため
のもので、トグル型フリップフロップ回路の構成例を示
す図。

【図４６】従来の半導体集積回路について説明するため
のもので、トグル型フリップフロップ回路の他の構成例
を示す図。

【符号の説明】

１，２０…データ入力端子、２，５，１６，１７，１
８，１９…クロック信号入力端子、３，４，１４，１
５，１６…出力端子、６，２１…セット信号入力端子、
７，２２…リセット信号入力端子、Ｎ１〜Ｎ３２…Ｎチ
ャネル型ＭＯＳトランジスタ、Ｐ１〜Ｐ３０…Ｐチャネ
ル型ＭＯＳトランジスタ、ＩＮ１〜ＩＮ３…インバー
タ、１１，１１−１，１１−２，１１−３…電源端子、
Ｄ…データ信号、Ｑ，／Ｑ…出力信号、Ｓ…セット信
号、Ｒ…リセット信号、ＣＬ，ＣＰ，ＣＬ１，ＣＬ２，
ＣＬ３，ＣＬ４…クロック信号、Ｖ_DD…電源。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 電流通路が第１の出力端子と第１の電位
   供給源間に直列接続され、一方のゲートにデータ信号が
   供給され、他方のゲートにクロック信号が供給される第
   １導電型の第１，第２ＭＯＳトランジスタと、電流通路
   が第２の出力端子と上記第１の電位供給源間に直列接続
   され、一方のゲートに上記データ信号の反転信号が供給
   され、他方のゲートに上記クロック信号が供給される第
   １導電型の第３，第４ＭＯＳトランジスタと、電流通路
   が上記第１の出力端子と上記第１の電位供給源間に接続
   され、ゲートが上記第２の出力端子に接続される第１導
   電型の第５ＭＯＳトランジスタと、電流通路が上記第２
   の出力端子と上記第１の電位供給源間に接続され、ゲー
   トが上記第１の出力端子に接続される第１導電型の第６
   ＭＯＳトランジスタと、電流通路が上記第１の出力端子
   と第２の電位供給源間に接続され、ゲートが上記第２の
   出力端子に接続される第２導電型の第７ＭＯＳトランジ
   スタと、電流通路が上記第２の出力端子と上記第２の電
   位供給源間に接続され、ゲートが上記第１の出力端子に
   接続される第２導電型の第８ＭＯＳトランジスタとを具
   備し、上記クロック信号に同期して上記データ信号をラ
   ッチすることを特徴とする半導体集積回路。
2. 【請求項２】 電流通路が第１の出力端子と第１の電位
   供給源間に直列接続され、一方のゲートにデータ信号が
   供給され、他方のゲートに第１のクロック信号が供給さ
   れる第１導電型の第１，第２ＭＯＳトランジスタと、電
   流通路が第２の出力端子と上記第１の電位供給源間に直
   列接続され、一方のゲートに上記データ信号の反転信号
   が供給され、他方のゲートに上記第１のクロック信号が
   供給される第１導電型の第３，第４ＭＯＳトランジスタ
   と、電流通路が上記第１の出力端子と上記第１の電位供
   給源間に接続され、ゲートが上記第２の出力端子に接続
   される第１導電型の第５ＭＯＳトランジスタと、電流通
   路が上記第２の出力端子と上記第１の電位供給源間に接
   続され、ゲートが上記第１の出力端子に接続される第１
   導電型の第６ＭＯＳトランジスタと、電流通路が上記第
   １の出力端子と第２の電位供給源間に接続され、ゲート
   が上記第２の出力端子に接続される第２導電型の第７Ｍ
   ＯＳトランジスタと、電流通路が上記第２の出力端子と
   上記第２の電位供給源間に接続され、ゲートが上記第１
   の出力端子に接続される第２導電型の第８ＭＯＳトラン
   ジスタと、電流通路が第３の出力端子と上記第１の電位
   供給源間に直列接続され、一方のゲートに上記第１の出
   力端子が接続され、他方のゲートに第２のクロック信号
   が供給される第１導電型の第９，第１０ＭＯＳトランジ
   スタと、電流通路が第４の出力端子と上記第１の電位供
   給源間に直列接続され、一方のゲートに上記第２の出力
   端子が接続され、他方のゲートに上記第２のクロック信
   号が供給される第１導電型の第１１，第１２ＭＯＳトラ
   ンジスタと、電流通路が上記第３の出力端子と上記第１
   の電位供給源間に接続され、ゲートが上記第４の出力端
   子に接続される第１導電型の第１３ＭＯＳトランジスタ
   と、電流通路が上記第４の出力端子と上記第１の電位供
   給源間に接続され、ゲートが上記第３の出力端子に接続
   される第１導電型の第１４ＭＯＳトランジスタと、電流
   通路が上記第３の出力端子と上記第２の電位供給源間に
   接続され、ゲートが上記第４の出力端子に接続される第
   ２導電型の第１５ＭＯＳトランジスタと、電流通路が上
   記第４の出力端子と上記第２の電位供給源間に接続さ
   れ、ゲートが上記第３の出力端子に接続される第２導電
   型の第１６ＭＯＳトランジスタとを具備し、上記第１，
   第２のクロック信号に同期して上記データ信号をセット
   及びリセットすることを特徴とする半導体集積回路。
3. 【請求項３】 電流通路が第１の出力端子と第１の電位
   供給源間に直列接続され、一方のゲートにデータ信号が
   供給され、他方のゲートに第１のクロック信号が供給さ
   れる第１導電型の第１，第２ＭＯＳトランジスタと、電
   流通路が第２の出力端子と上記第１の電位供給源間に直
   列接続され、一方のゲートに上記データ信号の反転信号
   が供給され、他方のゲートに上記第１のクロック信号が
   供給される第１導電型の第３，第４ＭＯＳトランジスタ
   と、電流通路が上記第１の出力端子と上記第１の電位供
   給源間に接続され、ゲートが上記第２の出力端子に接続
   される第１導電型の第５ＭＯＳトランジスタと、電流通
   路が上記第２の出力端子と上記第１の電位供給源間に接
   続され、ゲートが上記第１の出力端子に接続される第１
   導電型の第６ＭＯＳトランジスタと、電流通路が上記第
   １の出力端子と第２の電位供給源間に接続され、ゲート
   が上記第２の出力端子に接続される第２導電型の第７Ｍ
   ＯＳトランジスタと、電流通路が上記第２の出力端子と
   上記第２の電位供給源間に接続され、ゲートが上記第１
   の出力端子に接続される第２導電型の第８ＭＯＳトラン
   ジスタと、電流通路が第３の出力端子と上記第２の電位
   供給源間に直列接続され、一方のゲートに上記第１の出
   力端子が接続され、他方のゲートに第２のクロック信号
   が供給される第２導電型の第９，第１０ＭＯＳトランジ
   スタと、電流通路が第４の出力端子と上記第２の電位供
   給源間に直列接続され、一方のゲートに上記第２の出力
   端子が接続され、他方のゲートに上記第２のクロック信
   号が供給される第２導電型の第１１，第１２ＭＯＳトラ
   ンジスタと、電流通路が上記第３の出力端子と上記第２
   の電位供給源間に接続され、ゲートが上記第４の出力端
   子に接続される第２導電型の第１３ＭＯＳトランジスタ
   と、電流通路が上記第４の出力端子と上記第２の電位供
   給源間に接続され、ゲートが上記第３の出力端子に接続
   される第２導電型の第１４ＭＯＳトランジスタと、電流
   通路が上記第３の出力端子と上記第１の電位供給源間に
   接続され、ゲートが上記第４の出力端子に接続される第
   １導電型の第１５ＭＯＳトランジスタと、電流通路が上
   記第４の出力端子と上記第１の電位供給源間に接続さ
   れ、ゲートが上記第３の出力端子に接続される第１導電
   型の第１６ＭＯＳトランジスタとを具備し、上記第１，
   第２のクロック信号に同期して上記データ信号をセット
   及びリセットすることを特徴とする半導体集積回路。
4. 【請求項４】 電流通路が第１の出力端子と第１の電位
   供給源間に直列接続され、一方のゲートに第１のクロッ
   ク信号が供給される第１導電型の第１，第２ＭＯＳトラ
   ンジスタと、電流通路が第２の出力端子と上記第１の電
   位供給源間に直列接続され、一方のゲートに上記第１の
   クロック信号が供給される第１導電型の第３，第４ＭＯ
   Ｓトランジスタと、電流通路が上記第１の出力端子と上
   記第１の電位供給源間に接続され、ゲートが上記第２の
   出力端子に接続される第１導電型の第５ＭＯＳトランジ
   スタと、電流通路が上記第２の出力端子と上記第１の電
   位供給源間に接続され、ゲートが上記第１の出力端子に
   接続される第１導電型の第６ＭＯＳトランジスタと、電
   流通路が上記第１の出力端子と第２の電位供給源間に接
   続され、ゲートが上記第２の出力端子に接続される第２
   導電型の第７ＭＯＳトランジスタと、電流通路が上記第
   ２の出力端子と上記第２の電位供給源間に接続され、ゲ
   ートが上記第１の出力端子に接続される第２導電型の第
   ８ＭＯＳトランジスタと、電流通路が第３の出力端子と
   上記第１の電位供給源間に直列接続され、一方のゲート
   に上記第１の出力端子が接続され、他方のゲートに第２
   のクロック信号が供給される第１導電型の第９，第１０
   ＭＯＳトランジスタと、電流通路が第４の出力端子と上
   記第１の電位供給源間に直列接続され、一方のゲートに
   上記第２の出力端子が接続され、他方のゲートに上記第
   ２のクロック信号が供給される第１導電型の第１１，第
   １２ＭＯＳトランジスタと、電流通路が上記第３の出力
   端子と上記第１の電位供給源間に接続され、ゲートが上
   記第４の出力端子に接続される第１導電型の第１３ＭＯ
   Ｓトランジスタと、電流通路が上記第４の出力端子と上
   記第１の電位供給源間に接続され、ゲートが上記第３の
   出力端子に接続される第１導電型の第１４ＭＯＳトラン
   ジスタと、電流通路が上記第３の出力端子と上記第２の
   電位供給源間に接続され、ゲートが上記第４の出力端子
   に接続される第２導電型の第１５ＭＯＳトランジスタ
   と、電流通路が上記第４の出力端子と上記第２の電位供
   給源間に接続され、ゲートが上記第３の出力端子に接続
   される第２導電型の第１６ＭＯＳトランジスタとを具備
   し、上記第１，第２ＭＯＳトランジスタのゲートの他方
   は上記第４の出力端子に接続され、上記第３，第４ＭＯ
   Ｓトランジスタのゲートの他方は上記第３の出力端子に
   接続されて成り、上記第１，第２のクロック信号に同期
   して上記データ信号をセット及びリセットすることを特
   徴とする半導体集積回路。
5. 【請求項５】 電流通路が第１の出力端子と第１の電位
   供給源間に直列接続され、一方のゲートに第１のクロッ
   ク信号が供給される第１導電型の第１，第２ＭＯＳトラ
   ンジスタと、電流通路が第２の出力端子と上記第１の電
   位供給源間に直列接続され、一方のゲートに上記第１の
   クロック信号が供給される第１導電型の第３，第４ＭＯ
   Ｓトランジスタと、電流通路が上記第１の出力端子と上
   記第１の電位供給源間に接続され、ゲートが上記第２の
   出力端子に接続される第１導電型の第５ＭＯＳトランジ
   スタと、電流通路が上記第２の出力端子と上記第１の電
   位供給源間に接続され、ゲートが上記第１の出力端子に
   接続される第１導電型の第６ＭＯＳトランジスタと、電
   流通路が上記第１の出力端子と第２の電位供給源間に接
   続され、ゲートが上記第２の出力端子に接続される第２
   導電型の第７ＭＯＳトランジスタと、電流通路が上記第
   ２の出力端子と上記第２の電位供給源間に接続され、ゲ
   ートが上記第１の出力端子に接続される第２導電型の第
   ８ＭＯＳトランジスタと、電流通路が第３の出力端子と
   上記第２の電位供給源間に直列接続され、一方のゲート
   に上記第１の出力端子が接続され、他方のゲートに第２
   のクロック信号が供給される第２導電型の第９，第１０
   ＭＯＳトランジスタと、電流通路が第４の出力端子と上
   記第２の電位供給源間に直列接続され、一方のゲートに
   上記第２の出力端子が接続され、他方のゲートに上記第
   ２のクロック信号が供給される第２導電型の第１１，第
   １２ＭＯＳトランジスタと、電流通路が上記第３の出力
   端子と上記第２の電位供給源間に接続され、ゲートが上
   記第４の出力端子に接続される第２導電型の第１３ＭＯ
   Ｓトランジスタと、電流通路が上記第４の出力端子と上
   記第２の電位供給源間に接続され、ゲートが上記第３の
   出力端子に接続される第２導電型の第１４ＭＯＳトラン
   ジスタと、電流通路が上記第３の出力端子と上記第１の
   電位供給源間に接続され、ゲートが上記第４の出力端子
   に接続される第１導電型の第１５ＭＯＳトランジスタ
   と、電流通路が上記第４の出力端子と上記第１の電位供
   給源間に接続され、ゲートが上記第３の出力端子に接続
   される第１導電型の第１６ＭＯＳトランジスタとを具備
   し、上記第１，第２ＭＯＳトランジスタのゲートの他方
   は上記第４の出力端子に接続され、上記第３，第４ＭＯ
   Ｓトランジスタのゲートの他方は上記第３の出力端子に
   接続されて成り、上記第１，第２のクロック信号に同期
   して上記データ信号をセット及びリセットすることを特
   徴とする半導体集積回路。