JP2002261601A - 同期回路および半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 同期回路において、外部からの同期信号によ
って駆動される回路内部の充放電電流を減らし、低消費
電力の同期回路および半導体回路装置を提供することで
ある。 【解決手段】 本発明の同期回路は、差動型フリップ・
フロップ回路であり、マスター・ラッチと、スレーブ・
ラッチと、入力信号と出力信号を比較する比較回路１
と、外部クロック信号から生成する内部クロック信号を
比較回路１からの出力信号に基づいて制御するタイミン
グ制御回路２とを備えている。比較回路１は、非常に少
数の素子で入力信号と出力信号が一致しているかどうか
を検出し、一致している場合にはＨｉｇｈレベルの信号
を次段のタイミング制御回路に出力するものである。タ
イミング制御回路２は、比較回路からの出力を受けて内
部クロック信号ＣＫ，ＣＫＢの動作を無効にするもので
ある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に同期信号によって動作する同期回路およびそ
れを用いた半導体装置に関する。

【０００２】

【従来の技術】半導体ＬＳＩにおいて、論理演算を行う
回路ブロックがある。この回路ブロックは、同期信号
（クロック信号）によって制御されている。回路ブロッ
ク全体に渡って、高密度に同期回路を配置して同期を取
っているので、同期信号の伝播および同期回路の動作に
よる消費電力は非常に大きくなっている。半導体ＬＳＩ
においては、全消費電力のほとんどが上記消費電力によ
る場合が多い。

【０００３】図９に、従来の同期回路の回路図を示す。
この同期回路は、差動型フリップ・フロップ回路であ
る。従来のフリップ・フロップ回路は、内部クロック信
号ＣＫＢに同期して動作するマスター・ラッチと、内部
クロック信号ＣＫに同期して動作するスレーブ・ラッチ
とから構成されている。

【０００４】マスター・ラッチは、逆並列接続されたイ
ンバータＩＮ１１，ＩＮ１２と、ソース端子がＧＮＤに
接続され、ゲート端子に内部クロック信号ＣＫＢが供給
されたｎ型ＭＯＳトランジスタＴｒ１１と、このｎ型Ｍ
ＯＳトランジスタＴｒ１１のドレイン端子にソース端子
が接続されたｎ型ＭＯＳトランジスタＴｒ１２，Ｔｒ１
３を具備している。ｎ型ＭＯＳトランジスタＴｒ１２の
ゲート端子には入力信号Ｄが供給され、ｎ型ＭＯＳトラ
ンジスタＴｒ１３のゲート端子には入力信号ＤＢ（入力
信号Ｄの反転信号）が供給されている。そして、ｎ型Ｍ
ＯＳトランジスタＴｒ１２のドレイン端子は、インバー
タＩＮ１１の出力端子およびインバータＩＮ１２の入力
端子に接続されている。また、ｎ型ＭＯＳトランジスタ
Ｔｒ１３のドレイン端子は、インバータＩＮ１１の入力
端子およびインバータＩＮ１２の出力端子に接続されて
いる。

【０００５】また、スレーブ・ラッチは、逆並列接続さ
れたインバータＩＮ２１，ＩＮ２２と、ソース端子がＧ
ＮＤに接続され、ゲート端子に内部クロック信号ＣＫが
供給されたｎ型ＭＯＳトランジスタＴｒ２１と、このｎ
型ＭＯＳトランジスタＴｒ２１のドレイン端子にソース
端子が接続されたｎ型ＭＯＳトランジスタＴｒ２２，Ｔ
ｒ２３を具備している。ｎ型ＭＯＳトランジスタＴｒ２
２のゲート端子には、マスター・ラッチのインバータＩ
Ｎ１１の出力端子（インバータＩＮ１２の入力端子）が
接続されている。また、ｎ型ＭＯＳトランジスタＴｒ２
３のゲート端子には、マスター・ラッチのインバータＩ
Ｎ１１の入力端子（インバータＩＮ１２の出力端子）が
接続されている。そして、ｎ型ＭＯＳトランジスタＴｒ
２２のドレイン端子は、インバータＩＮ２１の出力端子
およびインバータＩＮ２２の入力端子に接続されてい
る。また、ｎ型ＭＯＳトランジスタＴｒ２３のドレイン
端子は、インバータＩＮ２１の入力端子およびインバー
タＩＮ２２の出力端子に接続されている。出力信号Ｑと
して、インバータＩＮ２１の入力端子とインバータＩＮ
２２の出力端子との接続ノードの電圧が、インバータＩ
Ｎ３１を介して出力される。

【０００６】内部クロック信号ＣＫは、縦続接続された
２つのインバータＩＮ３２，ＩＮ３３を介して外部クロ
ック信号ＣＬＫから生成される。また、内部クロック信
号ＣＫＢは、１つのインバータＩＮ３３を介して生成さ
れる。したがって、内部クロック信号ＣＫ，ＣＫＢは、
外部クロック信号ＣＬＫに同期して動作する。

【０００７】

【発明が解決しようとする課題】従来の同期回路では、
外部クロック信号ＣＬＫに同期して動作するため、駆動
される同期回路内の負荷が大きくなる。図９では、外部
クロック信号ＣＬＫから内部クロックＣＫに至る4つの
トランジスタ（インバータＩＮ３２，ＩＮ３３）と、内
部クロック信号ＣＫ，ＣＫＢのそれぞれの負荷である２
つのトランジスタＴｒ１１，Ｔｒ１２の計６つのトラン
ジスタが負荷となる。

【０００８】したがって、この負荷が同期信号の変化の
割合と同じ度合いで充放電されるために、消費電力が大
きくなってしまう。図９における同期回路のタイミング
チャート図を、図１０に示す。図１０からわかるよう
に、内部クロック信号ＣＫ，ＣＫＢは、外部クロック信
号ＣＬＫに同期して充放電している。

【０００９】また、負荷が大きいため同期信号の周波数
を上げていくと、チップ全体の消費電力が増えてしま
い、電子機器システムの消費電力の仕様を満足できない
という問題が発生してしまう。

【００１０】本発明の目的は、ロジック回路等に使用さ
れるラッチ回路、フリップ・フロップ回路等の同期回路
において、外部からの同期信号（クロック信号）によっ
て駆動される負荷を小さくし、かつ、同期回路内部を外
部同期信号より低確率で動作させることにより回路内部
の充放電電流を減らし、低消費電力の同期回路および半
導体回路装置を提供することである。

【００１１】

【課題を解決するための手段】この発明による同期回路
は、入力信号およびその反転信号が供給され、内部クロ
ック信号に同期して動作する差動型のラッチ回路と、前
記入力信号と前記ラッチ回路の出力信号とを比較する比
較回路と、前記比較回路からの出力信号と外部クロック
信号に基づいて、前記内部クロック信号を生成するタイ
ミング制御回路とを具備することを特徴としている。

【００１２】または、入力信号およびその反転信号が供
給され、第１の内部クロック信号に同期して動作する差
動型の第１のラッチ回路と、前記第１のラッチ回路の出
力信号およびその反転信号が供給され、第２の内部クロ
ック信号に同期して動作する差動型の第２のラッチ回路
と、前記入力信号と前記第２のラッチ回路の出力信号と
を比較する比較回路と、前記比較回路からの出力信号と
外部クロック信号に基づいて、前記第１および第２の内
部クロック信号を生成するタイミング制御回路とを具備
することを特徴としている。

【００１３】そして、前記比較回路は、ソース端子およ
びゲート端子の一方に前記入力信号が供給され、ソース
端子およびゲート端子の他方に前記ラッチ回路の出力信
号が供給される一導電型の第１のＭＯＳトランジスタ
と、ソース端子およびゲート端子の一方に前記入力信号
の反転信号が供給され、ソース端子およびゲート端子の
他方に前記ラッチ回路の出力信号の反転信号が供給さ
れ、ドレイン端子が前記第１のＭＯＳトランジスタのド
レイン端子に接続された一導電型の第２のＭＯＳトラン
ジスタとを具備し、前記第１および第２のＭＯＳトラン
ジスタのドレイン電圧を出力信号とすることを特徴とし
ている。

【００１４】また、この発明による半導体集積回路装置
は、入力信号と出力信号を比較する比較回路を具備し、
且つ、内部クロック信号に同期して動作する同期回路を
有する複数の論理回路からなる回路ブロックと、前記比
較回路の出力信号が供給される制御信号線と、前記制御
信号線からの出力信号と外部クロック信号が供給され、
前記内部クロック信号を生成するタイミング制御回路と
を具備することを特徴としている。

【００１５】

【発明の実施の形態】本発明は、同期回路の出力値と入
力値を比較し、その結果を用いて外部クロック信号ＣＬ
Ｋの有効／無効を切り替えるものである。比較回路は、
例えば、ＭＯＳトランジスタ２個で構成している。

【００１６】以下、図面を参照しながら本発明の実施の
形態について説明する。尚、各図において、同一構成部
分には同一符号を付す。 （第１の実施の形態）図１は、第１の実施の形態にかか
る同期回路の詳細な回路図である。本実施の形態の同期
回路は、差動型フリップ・フロップ回路であり、マスタ
ー・ラッチと、スレーブ・ラッチと、入力信号と出力信
号を比較する比較回路と、外部クロック信号から生成す
る内部クロック信号を比較回路からの出力信号に基づい
て制御するタイミング制御回路とを備えている。それぞ
れのラッチを構成するのは、２つのインバータの入力と
出力を互いに接続したものである。これらインバータ
は、データを保存するラッチ回路の主要部分を成す。

【００１７】図１におけるマスター・ラッチは、第１の
内部クロック信号ＣＫＢに制御されて動作し、入力信号
Ｄおよびその反転信号ＤＢに応じた信号を次段のスレー
ブ・ラッチに出力する。図１のマスター・ラッチは、逆
並列接続されたインバータＩＮ１１，ＩＮ１２と、ソー
ス端子がＧＮＤに接続され、ゲート端子に第１の内部ク
ロック信号ＣＫＢが供給されたｎ型ＭＯＳトランジスタ
Ｔｒ１１と、このｎ型ＭＯＳトランジスタＴｒ１１のド
レイン端子にソース端子が接続されたｎ型ＭＯＳトラン
ジスタＴｒ１２，Ｔｒ１３を具備している。ｎ型ＭＯＳ
トランジスタＴｒ１２のゲート端子には入力信号Ｄが供
給され、ｎ型ＭＯＳトランジスタＴｒ１３のゲート端子
には入力信号ＤＢ（入力信号Ｄの反転信号）が供給され
ている。そして、ｎ型ＭＯＳトランジスタＴｒ１２のド
レイン端子は、インバータＩＮ１１の出力端子およびイ
ンバータＩＮ１２の入力端子に接続されている。また、
ｎ型ＭＯＳトランジスタＴｒ１３のドレイン端子は、イ
ンバータＩＮ１１の入力端子およびインバータＩＮ１２
の出力端子に接続されている。

【００１８】また、図１におけるスレーブ・ラッチは、
第２の内部クロック信号ＣＫに制御されて動作し、マス
ター・ラッチから供給された入力信号に応じた信号を出
力する。図１のスレーブ・ラッチは、逆並列接続された
インバータＩＮ２１，ＩＮ２２と、ソース端子がＧＮＤ
に接続され、ゲート端子に第２の内部クロック信号ＣＫ
が供給されたｎ型ＭＯＳトランジスタＴｒ２１と、この
ｎ型ＭＯＳトランジスタＴｒ２１のドレイン端子にソー
ス端子が接続されたｎ型ＭＯＳトランジスタＴｒ２２，
Ｔｒ２３を具備している。ｎ型ＭＯＳトランジスタＴｒ
２２のゲート端子には、マスター・ラッチのインバータ
ＩＮ１１の出力端子（インバータＩＮ１２の入力端子）
が接続されている。また、ｎ型ＭＯＳトランジスタＴｒ
２３のゲート端子には、マスター・ラッチのインバータ
ＩＮ１１の入力端子（インバータＩＮ１２の出力端子）
が接続されている。そして、ｎ型ＭＯＳトランジスタＴ
ｒ２２のドレイン端子は、インバータＩＮ２１の出力端
子およびインバータＩＮ２２の入力端子に接続されてい
る。また、ｎ型ＭＯＳトランジスタＴｒ２３のドレイン
端子は、インバータＩＮ２１の入力端子およびインバー
タＩＮ２２の出力端子に接続されている。出力信号Ｑと
して、インバータＩＮ２１の入力端子とインバータＩＮ
２２の出力端子の接続ノード電圧が、インバータＩＮ３
１を介して出力される。

【００１９】比較回路１は、入力信号Ｄと出力信号Ｑが
一致しているかどうかを検出し、一致している場合には
Ｈｉｇｈレベルの信号を次段のタイミング制御回路２に
出力するものである。図１において比較回路１は、２つ
のｎ型ＭＯＳトランジスタＴｒ１，Ｔｒ２から構成され
ている。ｎ型ＭＯＳトランジスタＴｒ１は、ソース端子
に入力信号Ｄが供給され、ゲート端子がスレーブ・ラッ
チのインバータＩＮ２１の出力端子（インバータＩＮ２
２の入力端子）に接続され、出力信号Ｑが供給されてい
る。また、ｎ型ＭＯＳトランジスタＴｒ２は、ソース端
子に入力信号の反転信号ＤＢが供給され、ゲート端子が
スレーブ・ラッチのインバータＩＮ２１の入力端子（イ
ンバータＩＮ２２の出力端子）に接続され、出力信号の
反転信号ＱＢが供給されている。そして、ｎ型ＭＯＳト
ランジスタＴｒ１，Ｔｒ２の互いのドレイン端子が接続
されている。

【００２０】ｎ型ＭＯＳトランジスタＴｒ１は、入力信
号Ｄと出力信号Ｑが一致しているかどうかを、ｎ型ＭＯ
ＳトランジスタＴｒ２は、入力信号の反転信号ＤＢと出
力信号の反転信号ＱＢが一致しているかどうかを、互い
に接続されたドレイン端子（ノードＭａｔｃｈ）に出力
する。

【００２１】タイミング制御回路２は、外部クロック信
号ＣＬＫから内部クロック信号ＣＫ，ＣＫＢを生成する
ものであり、比較回路１からの出力を受けて内部クロッ
ク信号ＣＫ，ＣＫＢの動作を無効にする。図１における
タイミング制御回路２は、外部クロック信号ＣＬＫとノ
ードＭａｔｃｈの信号（ｎ型ＭＯＳトランジスタＴｒ
１，Ｔｒ２のドレイン電圧）とを入力とするＮＯＲ回路
を備え、その出力を第１の内部クロック信号ＣＫＢとし
て、また、インバータＩＮ３２を介した出力を第２の内
部クロック信号ＣＫとして出力する。

【００２２】次に、本実施の形態における同期回路の動
作について説明する。初めに、比較回路１での動作につ
いて説明する。スレーブ・ラッチのインバータＩＮ２１
の出力端子とインバータＩＮ２２の入力端子との接続ノ
ードＱ１の電圧（出力信号Ｑ）が、比較回路１のｎ型Ｍ
ＯＳトランジスタＴｒ１のゲート端子に供給される。ま
た、ｎ型ＭＯＳトランジスタＴｒ１のソース端子には、
入力信号Ｄが供給される。

【００２３】ここで、ｎ型ＭＯＳトランジスタＴｒ１の
ゲート端子の値（出力信号Ｑ）とソース端子の値（入力
信号Ｄ）が一致している場合を考える。ｎ型ＭＯＳトラ
ンジスタＴｒ１のゲート端子の値とソース端子の値がと
もにＨｉｇｈレベルの場合は、ｎ型ＭＯＳトランジスタ
Ｔｒ１はオン状態になるので、ノードＭａｔｃｈはＨｉ
ｇｈレベルになる。一方、ｎ型ＭＯＳトランジスタＴｒ
１のゲート端子の値とソース端子の値がともにＬｏｗレ
ベルの場合は、ｎ型ＭＯＳトランジスタＴｒ１はオフ状
態になるが、ｎ型ＭＯＳトランジスタＴｒ２がオン状態
になることによって、ノードＭａｔｃｈはＨｉｇｈレベ
ルになる。なぜなら、ｎ型ＭＯＳトランジスタＴｒ２に
供給される信号は、ｎ型ＭＯＳトランジスタＴｒ１に供
給される信号の反転信号であるので、ｎ型ＭＯＳトラン
ジスタＴｒ２のゲート端子とソース端子にはともにＨｉ
ｇｈレベルの信号が供給される。したがって、入力信号
Ｄと出力信号Ｑが一致していれば、ノードＭａｔｃｈは
Ｈｉｇｈレベルになる。このように、非常に少数のトラ
ンジスタによって比較を実現している。

【００２４】入力信号Ｄ、出力信号Ｑ、比較回路１のｎ
型ＭＯＳトランジスタＴｒ１，Ｔｒ２およびノードＭａ
ｔｃｈの関係を、表１に示す。

【００２５】

【表１】

【００２６】次に、タイミング制御回路２での動作につ
いて説明する。ノードＭａｔｃｈがＨｉｇｈレベルの場
合を考える。この時、外部クロック信号ＣＬＫがＨｉｇ
ｈレベルとすると、ＮＯＲ回路はＬｏｗレベルの信号
（第１の内部クロック信号ＣＫＢ）を出力する。したが
って、第２の内部クロック信号ＣＫは、Ｈｉｇｈレベル
の信号になる。

【００２７】一方、外部クロック信号ＣＬＫがＬｏｗレ
ベルとすると、ＮＯＲ回路はＬｏｗレベルの信号（第１
の内部クロック信号ＣＫＢ）を出力する。したがって、
第２の内部クロック信号ＣＫは、Ｈｉｇｈレベルの信号
になる。

【００２８】また、ノードＭａｔｃｈがＬｏｗレベルの
場合を考える。この場合、内部クロック信号ＣＫ，ＣＫ
Ｂは、外部クロック信号ＣＬＫと同期して動作する。

【００２９】従来では、外部クロック信号ＣＬＫがＬｏ
ｗレベルの場合、外部クロック信号ＣＬＫに同期して第
２の内部クロック信号ＣＫはＬｏｗレベルになり、外部
クロック信号ＣＬＫがＨｉｇｈレベルの場合、外部クロ
ック信号にＣＬＫに同期して第２の内部クロック信号Ｃ
ＫはＨｉｇｈレベルになる。すなわち、内部クロック信
号ＣＫ，ＣＫＢはそれぞれ、外部クロック信号ＣＬＫに
同期して変化し、回路内部の充放電を起こす。

【００３０】しかしながら、本実施の形態では、ノード
ＭａｔｃｈがＨｉｇｈレベルの時、すなわち、入力信号
Ｄと出力信号Ｑが一致している時、外部クロック信号Ｃ
ＬＫの動作を無効にして、内部クロック信号ＣＫ，ＣＫ
Ｂを固定している。

【００３１】この実施の形態では、差動型フリップ・フ
ロップ回路の入力信号Ｄと出力信号Ｑが等しい時には、
内部クロック信号ＣＫ，ＣＫＢはそれぞれＨｉｇｈレベ
ル，Ｌｏｗレベルに固定される。したがって、この状態
が続くときは、回路内部の充放電は起きない。

【００３２】表２に、ノードＭａｔｃｈと外部クロック
信号ＣＬＫを入力とするＮＯＲ回路と、この出力に基づ
き生成される内部クロック信号ＣＫ，ＣＫＢの関係を示
す。

【００３３】

【表２】

【００３４】表２からわかるように、ノードＭａｔｃｈ
の値がＨｉｇｈレベルの時、すなわち、差動型フリップ
・フロップ回路の入力信号Ｄと出力信号Ｑが一致してい
るときには、第１の内部クロック信号ＣＫＢはＬｏｗレ
ベルに、第２の内部クロック信号ＣＫはＨｉｇｈレベル
に固定される。したがって、外部クロック信号ＣＬＫが
動作していても、内部クロック信号ＣＫ，ＣＫＢは固定
されているので、差動型フリップ・フロップ回路内部の
同期信号負荷（ｎ型ＭＯＳトランジスタＴｒ１１，Ｔｒ
２１）は充放電されない。

【００３５】図２は、第１の実施の形態における同期回
路のタイミングチャート図である。（１）の時点に注目
してみると、入力信号Ｄと出力信号ＱがＬｏｗレベルで
一致しているので、ノードＭａｔｃｈはＨｉｇｈレベル
となっている。したがって、入力信号Ｄと出力信号Ｑが
Ｌｏｗレベルで一致している間、内部クロック信号Ｃ
Ｋ，ＣＫＢは、それぞれＨｉｇｈレベルとＬｏｗレベル
に固定されている。

【００３６】また、（２）の時点に注目してみると、入
力信号Ｄと出力信号ＱがＨｉｇｈレベルで一致してい
る。したがって、ノードＭａｔｃｈがＨｉｇｈレベルと
なっているので、入力信号Ｄと出力信号ＱがＨｉｇｈレ
ベルで一致している間、内部クロック信号ＣＫ，ＣＫＢ
は、それぞれＨｉｇｈレベルとＬｏｗレベルに固定され
ている。つまり、内部クロック信号ＣＫ，ＣＫＢの充放
電回数が少なくなっている。

【００３７】また、タイミング制御回路２を構成するＮ
ＯＲ回路は、４つのＭＯＳトランジスタからなり、出力
端子ＣＫＢとＧＮＤ間に２つのＭＯＳトランジスタが並
列接続され、出力端子ＣＫＢとＶＤＤ間に２つのＭＯＳ
トランジスタが直列接続されている。そして、外部クロ
ック信号ＣＬＫとノードＭａｔｃｈの信号が、並列接続
と直列接続されたＭＯＳトランジスタのゲート端子にそ
れぞれ供給されている。本発明では入力信号Ｄと出力信
号Ｑが一致している場合、内部クロック信号ＣＫ，ＣＫ
Ｂは固定されるので、クロック信号による負荷は、外部
クロック信号ＣＬＫが供給されるＮＯＲ回路の２つのＭ
ＯＳトランジスタになる。

【００３８】したがって、常時、外部クロック信号ＣＬ
Ｋによって駆動されるのは、ＮＯＲ回路の２つのトラン
ジスタであり、本発明における同期回路でのクロック信
号による負荷は、従来の同期回路より少なくなってい
る。また、内部クロック信号ＣＫ，ＣＫＢは、入力信号
Ｄと出力信号Ｑの関係により固定されるので、外部クロ
ック信号ＣＬＫに同期した充放電が少なくなり、回路の
低消費電力化が図れる。 （第２の実施の形態）第１の実施の形態では、タイミン
グ制御回路にＮＯＲ回路を用いた場合について説明した
が、ｎ型ＭＯＳトランジスタＴｒ１とｎ型ＭＯＳトラン
ジスタＴｒ２のゲート端子への供給信号を逆にして、Ｎ
ＯＲ回路の替わりにＮＡＮＤ回路を用いることもでき
る。この場合には、内部クロック信号ＣＫ，ＣＫＢはそ
れぞれＬＯＷレベル，Ｈｉｇｈレベルに固定される。

【００３９】マスター・ラッチとスレーブ・ラッチは、
第１の実施の形態と同様な構成であるので、説明を省略
する。

【００４０】比較回路１は、入力信号Ｄと出力信号の反
転信号ＱＢが一致しているかどうかを検出し、一致して
いる場合にはＨｉｇｈレベルの信号を次段のタイミング
制御回路２に出力するものである。図４において比較回
路１は、２つのｎ型ＭＯＳトランジスタＴｒ１，Ｔｒ２
から構成されている。ｎ型ＭＯＳトランジスタＴｒ１
は、ソース端子に入力信号Ｄが供給され、ゲート端子が
スレーブ・ラッチのインバータＩＮ２１の入力端子（イ
ンバータＩＮ２２の出力端子）に接続され、出力信号の
反転信号ＱＢが供給されている。また、ｎ型ＭＯＳトラ
ンジスタＴｒ２は、ソース端子に入力信号の反転信号Ｄ
Ｂが供給され、ゲート端子がスレーブ・ラッチのインバ
ータＩＮ２１の出力端子（インバータＩＮ２２の入力端
子）に接続され、出力信号Ｑが供給されている。そし
て、ｎ型ＭＯＳトランジスタＴｒ１，Ｔｒ２の互いのド
レイン端子が接続されている。

【００４１】ｎ型ＭＯＳトランジスタＴｒ１は、入力信
号Ｄと出力信号の反転信号ＱＢが一致しているかどうか
を、ｎ型ＭＯＳトランジスタＴｒ２は、入力信号の反転
信号ＤＢと出力信号Ｑが一致しているかどうかを、互い
に接続されたドレイン端子（ノードＭａｔｃｈ）に出力
する。

【００４２】タイミング制御回路２は、外部クロック信
号ＣＬＫから内部クロック信号ＣＫ，ＣＫＢを生成する
ものであり、比較回路１からの出力を受けて内部クロッ
ク信号ＣＫ，ＣＫＢの動作を無効にする。図４における
タイミング制御回路２は、外部クロック信号ＣＬＫとノ
ードＭａｔｃｈの信号（ｎ型ＭＯＳトランジスタＴｒ
１，Ｔｒ２のドレイン電圧）とを入力とするＮＡＮＤ回
路を備え、その出力を第１の内部クロック信号ＣＫＢと
して、また、インバータＩＮ３２を介した出力を第２の
内部クロック信号ＣＫとして出力する。

【００４３】次に、本実施の形態における同期回路の動
作について説明する。初めに、比較回路１での動作につ
いて説明する。スレーブ・ラッチのインバータＩＮ２１
の入力端子とインバータＩＮ２２の出力端子との接続ノ
ード電圧（出力信号の反転信号ＱＢ）が、比較回路１の
ｎ型ＭＯＳトランジスタＴｒ１のゲート端子に供給され
る。また、ｎ型ＭＯＳトランジスタＴｒ１のソース端子
には、入力信号Ｄが供給される。

【００４４】ここで、ｎ型ＭＯＳトランジスタＴｒ１の
ゲート端子の値（出力信号の反転信号ＱＢ）とソース端
子の値（入力信号Ｄ）が一致している場合を考える。ｎ
型ＭＯＳトランジスタＴｒ１のゲート端子の値とソース
端子の値がともにＨｉｇｈレベルの場合は、ｎ型ＭＯＳ
トランジスタＴｒ１はオン状態になるので、ノードＭａ
ｔｃｈはＨｉｇｈレベルになる。

【００４５】一方、ｎ型ＭＯＳトランジスタＴｒ１のゲ
ート端子の値とソース端子の値がともにＬｏｗレベルの
場合は、ｎ型ＭＯＳトランジスタＴｒ１はオフ状態にな
るが、ｎ型ＭＯＳトランジスタＴｒ２がオン状態になる
ことによって、ノードＭａｔｃｈはＨｉｇｈレベルにな
る。なぜなら、ｎ型ＭＯＳトランジスタＴｒ２に供給さ
れる信号は、ｎ型ＭＯＳトランジスタＴｒ１に供給され
る信号の反転信号であるので、ｎ型ＭＯＳトランジスタ
Ｔｒ２のゲート端子とソース端子にはともにＨｉｇｈレ
ベルの信号が供給される。

【００４６】したがって、入力信号Ｄと出力信号の反転
信号ＱＢが一致していれば、ノードＭａｔｃｈはＨｉｇ
ｈレベルになる。表３に、入力信号Ｄ、出力信号Ｑ、比
較回路１のｎ型ＭＯＳトランジスタＴｒ１，Ｔｒ２およ
びノードＭａｔｃｈの関係を示す。

【００４７】

【表３】

【００４８】次に、タイミング制御回路２での動作につ
いて説明する。ノードＭａｔｃｈがＬｏｗレベルの場合
を考える。この時、外部クロック信号ＣＬＫがＨｉｇｈ
レベルまたはＬｏｗレベルでも、ＮＡＮＤ回路はＨｉｇ
ｈレベルの信号（第１の内部クロック信号ＣＫＢ）を出
力する。したがって、第２の内部クロック信号ＣＫは、
Ｌｏｗレベルの信号になる。

【００４９】表４に、ノードＭａｔｃｈと外部クロック
信号ＣＬＫを入力とするＮＡＮＤ回路と、この出力に基
づき生成される内部クロック信号ＣＫ，ＣＫＢの関係を
示す。

【００５０】

【表４】

【００５１】表４からわかるように、この実施の形態で
は、差動型フリップ・フロップ回路の入力信号Ｄと出力
信号の反転信号ＱＢが不一致の時には、ノードＭａｔｃ
ｈがＬｏｗレベルになり、内部クロック信号ＣＫ，ＣＫ
ＢはそれぞれＬｏｗレベル，Ｈｉｇｈレベルに固定され
る。したがって、外部クロック信号ＣＬＫが動作してい
ても、内部クロック信号ＣＫ，ＣＫＢは固定されている
ので、回路内部の同期信号負荷（ｎ型ＭＯＳトランジス
タＴｒ１１，Ｔｒ２１）は充放電されない。

【００５２】また、ＮＡＮＤ回路は４つのＭＯＳトラン
ジスタで構成されており、出力端子とＧＮＤ間に２つの
ＭＯＳトランジスタが直列接続され、出力端子とＶＤＤ
間に２つのＭＯＳトランジスタが並列接続されている。
そして、外部クロック信号ＣＬＫとノードＭａｔｃｈの
信号が、直列接続と並列接続されたＭＯＳトランジスタ
のゲート端子にそれぞれ供給されている。本発明では入
力信号Ｄと出力信号の反転信号ＱＢが不一致の場合、内
部クロック信号ＣＫ，ＣＫＢは固定されるので、クロッ
ク信号による負荷は、外部クロック信号ＣＬＫが供給さ
れるＮＡＮＤ回路の２つのＭＯＳトランジスタになる。

【００５３】したがって、常時、外部クロック信号ＣＬ
Ｋによって駆動されるのは、ＮＡＮＤ回路の２つのトラ
ンジスタであり、本発明における同期回路でのクロック
信号による負荷は、従来の同期回路より少なくなってい
る。また、内部クロック信号ＣＫ，ＣＫＢは、入力信号
Ｄと出力信号Ｑの関係により固定されるので、外部クロ
ック信号ＣＬＫに同期した充放電が少なくなり、回路の
低消費電力化が図れる。 （第３の実施の形態）図５は、第３の実施の形態にかか
る同期回路の詳細な回路図である。本実施の形態の同期
回路は、差動型ラッチ回路であり、ラッチと、入力信号
と出力信号を比較する比較回路と、外部クロック信号か
ら生成する内部クロック信号を比較回路からの出力信号
に基づいて制御するタイミング制御回路とを備えてい
る。ラッチを構成するのは、２つのインバータの入力と
出力を互いに接続したものである。これらインバータ
は、データを保存するラッチ回路の主要部分を成す。

【００５４】図５におけるラッチは、内部クロック信号
ＣＫに同期して動作し、入力信号Ｄおよびその反転信号
ＤＢに応じた信号を出力する。図５のラッチは、逆並列
接続されたインバータＩＮ４１，ＩＮ４２と、ソース端
子がＧＮＤに接続され、ゲート端子に内部クロック信号
ＣＫが供給されるｎ型ＭＯＳトランジスタＴｒ４１と、
このｎ型ＭＯＳトランジスタＴｒ４１のドレイン端子に
ソース端子が接続されたｎ型ＭＯＳトランジスタＴｒ４
２，Ｔｒ４３を具備している。ｎ型ＭＯＳトランジスタ
Ｔｒ４２のゲート端子には、入力信号Ｄが供給されてい
る。また、ｎ型ＭＯＳトランジスタＴｒ４３のゲート端
子には、入力信号の反転信号ＤＢが供給されている。そ
して、ｎ型ＭＯＳトランジスタＴｒ４２のドレイン端子
は、インバータＩＮ４１の出力端子およびインバータＩ
Ｎ４２の入力端子に接続されている。また、ｎ型ＭＯＳ
トランジスタＴｒ４３のドレイン端子は、インバータＩ
Ｎ４１の入力端子およびインバータＩＮ４２の出力端子
に接続されている。出力信号Ｑとして、インバータＩＮ
４１の入力端子とインバータＩＮ４２の出力端子の接続
ノード電圧が出力される。

【００５５】比較回路１は、入力信号Ｄと出力信号の反
転信号ＱＢが一致しているかどうかを検出し、一致して
いる場合にはＨｉｇｈレベルの信号を次段のタイミング
制御回路２に出力するものである。図５において比較回
路１は、２つのｎ型ＭＯＳトランジスタＴｒ１，Ｔｒ２
から構成されている。ｎ型ＭＯＳトランジスタＴｒ１
は、ソース端子に入力信号Ｄが供給され、ゲート端子が
ラッチのインバータＩＮ４１の出力端子（インバータＩ
Ｎ４２の入力端子）に接続され、出力信号の反転信号Ｑ
Ｂが供給されている。また、ｎ型ＭＯＳトランジスタＴ
ｒ２は、ソース端子に入力信号の反転信号ＤＢが供給さ
れ、ゲート端子がラッチのインバータＩＮ４１の入力端
子（インバータＩＮ４２の出力端子）に接続され、出力
信号Ｑが供給されている。そして、ｎ型ＭＯＳトランジ
スタＴｒ１，Ｔｒ２の互いのドレイン端子が接続されて
いる。

【００５６】ｎ型ＭＯＳトランジスタＴｒ１は、入力信
号Ｄと出力信号の反転信号ＱＢが一致しているかどうか
を、ｎ型ＭＯＳトランジスタＴｒ２は、入力信号の反転
信号ＤＢと出力信号Ｑが一致しているかどうかを、互い
に接続されたドレイン端子（ノードＭａｔｃｈ）に出力
する。

【００５７】タイミング制御回路２は、外部クロック信
号ＣＬＫから内部クロック信号ＣＫを生成するものであ
り、比較回路１からの出力を受けて内部クロック信号Ｃ
Ｋの動作を無効にする。図５におけるタイミング制御回
路２は、外部クロック信号ＣＬＫとノードＭａｔｃｈの
信号（ｎ型ＭＯＳトランジスタＴｒ１，Ｔｒ２のドレイ
ン電圧）とを入力とするＮＡＮＤ回路を備え、インバー
タＩＮ５１を介した出力を内部クロック信号ＣＫとして
出力する。

【００５８】次に、本実施の形態における同期回路の動
作について説明する。初めに、比較回路１での動作につ
いて説明する。ラッチのインバータＩＮ４１の出力端子
とインバータＩＮ４２の入力端子との接続ノード電圧
（出力信号の反転信号ＱＢ）が、比較回路１のｎ型ＭＯ
ＳトランジスタＴｒ１のゲート端子に供給される。ま
た、ｎ型ＭＯＳトランジスタＴｒ１のソース端子には、
入力信号Ｄが供給される。

【００５９】ここで、ｎ型ＭＯＳトランジスタＴｒ１の
ゲート端子の値（出力信号の反転信号ＱＢ）とソース端
子の値（入力信号Ｄ）が一致している場合を考える。ｎ
型ＭＯＳトランジスタＴｒ１のゲート端子の値とソース
端子の値がともにＨｉｇｈレベルの場合は、ｎ型ＭＯＳ
トランジスタＴｒ１はオン状態になるので、ノードＭａ
ｔｃｈはＨｉｇｈレベルになる。

【００６０】一方、ｎ型ＭＯＳトランジスタＴｒ１のゲ
ート端子の値とソース端子の値がともにＬｏｗレベルの
場合は、ｎ型ＭＯＳトランジスタＴｒ１はオフ状態にな
るが、ｎ型ＭＯＳトランジスタＴｒ２がオン状態になる
ことによって、ノードＭａｔｃｈはＨｉｇｈレベルにな
る。なぜなら、ｎ型ＭＯＳトランジスタＴｒ２に供給さ
れる信号は、ｎ型ＭＯＳトランジスタＴｒ１に供給され
る信号の反転信号であるので、ｎ型ＭＯＳトランジスタ
Ｔｒ２のゲート端子とソース端子にはともにＨｉｇｈレ
ベルの信号が供給される。したがって、ノードＭａｔｃ
ｈはＨｉｇｈレベルになる。

【００６１】尚、入力信号Ｄ、出力信号Ｑ、比較回路１
のｎ型ＭＯＳトランジスタＴｒ１，Ｔｒ２およびノード
Ｍａｔｃｈの関係は、表３と同じである。

【００６２】次に、タイミング制御回路２での動作につ
いて説明する。ノードＭａｔｃｈがＬｏｗレベルの場合
を考える。この時、外部クロック信号ＣＬＫがＨｉｇｈ
レベルまたはＬｏｗレベルでも、ＮＡＮＤ回路はＨｉｇ
ｈレベルの信号を出力する。したがって、内部クロック
信号ＣＫは、Ｌｏｗレベルの信号になる。

【００６３】尚、内部クロック信号ＣＫと、ノードＭａ
ｔｃｈ、外部クロック信号ＣＬＫの関係は、表４と同じ
である。

【００６４】この実施の形態では、ラッチ回路の入力信
号Ｄと出力信号の反転信号ＱＢが不一致の時には、ノー
ドＭａｔｃｈがＬｏｗレベルになり、内部クロック信号
ＣＫはＬｏｗレベルに固定される。したがって、外部ク
ロック信号ＣＬＫが動作していても、内部クロック信号
ＣＫは固定されているので、回路内部の同期信号負荷
（ｎ型ＭＯＳトランジスタＴｒ４１）は充放電されな
い。

【００６５】ＮＡＮＤ回路は、上記第２の実施の形態と
同様に、４つのＭＯＳトランジスタからなり、外部クロ
ック信号ＣＬＫとノードＭａｔｃｈの信号が、それぞれ
２つずつのＭＯＳトランジスタのゲート端子に供給され
ている。本発明では入力信号Ｄと出力信号の反転信号Ｑ
Ｂが不一致の場合、内部クロック信号ＣＫは固定される
ので、クロック信号による負荷は、外部クロック信号Ｃ
ＬＫが供給されるＮＡＮＤ回路の２つのＭＯＳトランジ
スタになる。

【００６６】したがって、常時、外部クロック信号ＣＬ
Ｋによって駆動されるのは、ＮＡＮＤ回路の２つのトラ
ンジスタであり、本発明における同期回路でのクロック
信号による負荷は、従来の同期回路より少なくなってい
る。また、内部クロック信号ＣＫは、入力信号Ｄと出力
信号Ｑの関係により固定されるので、外部クロック信号
ＣＬＫに同期した充放電が少なくなり、回路の低消費電
力化が図れる。

【００６７】尚、第３の実施の形態におけるタイミング
制御回路２は、第１の実施の形態と同様にＮＯＲ回路で
構成されてもよい。この場合、比較回路１のｎ型ＭＯＳ
トランジスタＴｒ１のゲート端子には出力信号Ｑが、ｎ
型ＭＯＳトランジスタＴｒ２のゲート端子には出力信号
の反転信号ＱＢが供給される。そして、入力信号Ｄと出
力信号Ｑが一致している時には、ノードＭａｔｃｈがＨ
ｉｇｈレベルとなり、内部クロック信号ＣＫの動作を無
効にし、上記と同様の効果が得られる。

【００６８】また、第１乃至第３の実施の形態における
比較回路１では、ＭＯＳトランジスタのソース端子に入
力信号を、ゲート端子に出力信号を供給する場合につい
て説明したが、ソース端子に出力信号を、ゲート端子に
入力信号を供給してもよい。この場合、供給信号を入れ
替えても、比較結果によるノードＭａｔｃｈの状態は変
わらず、上記と同様の効果が得られる。

【００６９】また、第１乃至第３の実施の形態における
ラッチおよび比較回路１をｎ型ＭＯＳトランジスタで構
成した場合について説明したが、ｐ型ＭＯＳトランジス
タで構成してもよい。この場合、ｐ型ＭＯＳトランジス
タのゲート端子に与えられる信号は、上記説明で用いた
信号の反転信号が供給される。 （第４の実施の形態）図６は、第４の実施の形態にかか
る半導体集積回路装置のブロック図であり、同期回路を
含む複数の論理回路から構成されている。この半導体集
積回路装置は、同期回路列のデータ入力の変化／不変化
により、回路ブロック内部への内部クロック信号ＣＫの
伝播を有効化／無効化するものである。

【００７０】本実施の形態の半導体集積回路装置は、同
期回路を持つ複数の論理回路４から構成される回路ブロ
ック５と、各論理回路４の同期回路の出力信号が供給さ
れる制御信号線ブロック３と、制御信号線ブロック３の
出力信号線である制御信号線ＭａｔｃｈＬｉｎｅと、外
部クロック信号ＣＬＫから生成する内部クロック信号Ｃ
Ｋを制御信号線ＭａｔｃｈＬｉｎｅの信号に基づいて制
御するタイミング制御回路２とを備えている。

【００７１】内部クロック信号ＣＫが供給される回路ブ
ロック５は、同期回路をもつ複数の論理回路４から構成
されている。論理回路４の同期回路は、上記第１乃至第
３の実施の形態におけるいずれかの同期回路の構成に基
づき、差動型の同期回路である。入力信号と出力信号、
または、入力信号と出力信号の反転信号を比較する比較
回路を持ち、各比較回路の出力信号は、制御信号線ブロ
ック３に供給されている。

【００７２】タイミング制御回路２は、インバータＩＮ
６１を介した外部クロック信号ＣＬＫと制御信号線Ｍａ
ｔｃｈＬｉｎｅの信号が供給される論理回路で構成さ
れ、その出力が内部クロック信号ＣＫとして回路ブロッ
ク５に供給される。タイミング制御回路２の論理回路
は、論理回路４の同期回路の動作に基づいて、ＮＯＲ回
路またはＮＡＮＤ回路で構成される。

【００７３】タイミング制御回路２における入力信号
（制御信号線ＭａｔｃｈＬｉｎｅの信号、外部クロック
信号ＣＬＫ）および出力信号（内部クロック信号ＣＫ）
の関係を、ＮＯＲ回路で構成された場合を表５に、ＮＡ
ＮＤ回路で構成された場合を表６に示す。

【００７４】

【表５】

【００７５】

【表６】

【００７６】ここで、同期回路の比較回路において、入
力信号と出力信号を比較する場合について考える。回路
ブロック５内に、同期回路を持つ論理回路４がｎ個ある
とする。

【００７７】図７に、制御信号線ブロック３の構成例を
あげる。尚、ここでは、同期回路の入力信号と出力信号
が不一致の場合に、各比較回路のノードＭａｔｃｈＢが
Ｈｉｇｈレベルとなるように論理をとる。図７は、各比
較回路のノードＭａｔｃｈＢの信号をゲート端子への入
力とする、並列接続されたｎ個のｎ型ＭＯＳトランジス
タと、直列接続されたｎ個のｐ型ＭＯＳトランジスタと
から構成されている。並列接続された第１〜第ｎのｎ型
ＭＯＳトランジスタは、ソース端子がＧＮＤに接続さ
れ、ドレイン端子が制御信号線ＭａｔｃｈＬｉｎｅに接
続されている。そして、第１のｎ型ＭＯＳトランジスタ
はゲート端子にノードＭａｔｃｈＢ−１の信号が供給さ
れ、第２のｎ型ＭＯＳトランジスタはゲート端子にノー
ドＭａｔｃｈＢ−２の信号が供給され、・・・、第ｎの
ｎ型ＭＯＳトランジスタはゲート端子にノードＭａｔｃ
ｈＢ−ｎの信号が供給される。

【００７８】また、第１〜第ｎのｐ型ＭＯＳトランジス
タは、電源ＶＤＤと制御信号線ＭａｔｃｈＬｉｎｅの間
に直列接続されている。そして、第１のｐ型ＭＯＳトラ
ンジスタはゲート端子にノードＭａｔｃｈＢ−１の信号
が供給され、第２のｐ型ＭＯＳトランジスタはゲート端
子にノードＭａｔｃｈＢ−２の信号が供給され、・・
・、第ｎのｐ型ＭＯＳトランジスタはゲート端子にノー
ドＭａｔｃｈＢ−ｎの信号が供給されている。

【００７９】図７の動作について説明する。入力信号と
出力信号が不一致の場合、ノードＭａｔｃｈＢはＨｉｇ
ｈレベルになる。ノードＭａｔｃｈＢ−１〜Ｍａｔｃｈ
Ｂ−ｎのいずれかがＨｉｇｈレベルとなった時、ｎ型Ｍ
ＯＳトランジスタのいずれかがオン状態となるので、制
御信号線ＭａｔｃｈＬｉｎｅはＧＮＤレベル（Ｌｏｗレ
ベル）となる。一方、ｐ型ＭＯＳトランジスタはいずれ
かがオフ状態となるので、電源ＶＤＤからＧＮＤに貫通
電流は流れない。

【００８０】また、すべてのノードＭａｔｃｈＢがＬｏ
ｗレベルとなった時、すべてのｎ型ＭＯＳトランジスタ
はオフ状態となる。一方、ｐ型ＭＯＳトランジスタはす
べてオン状態となるので、制御信号線ＭａｔｃｈＬｉｎ
ｅはＶＤＤレベル（Ｈｉｇｈレベル）となる。

【００８１】入力信号と出力信号を比較する比較回路を
持つ同期回路で、タイミング制御回路２はＮＯＲ回路で
構成される場合、外部クロック信号ＣＬＫと内部クロッ
ク信号ＣＫは上記の表５に示すような関係となる。制御
信号線ＭａｔｃｈＬｉｎｅがＨｉｇｈレベルの時、すな
わち、すべての同期回路の入力信号と出力信号が一致し
た時、内部クロック信号ＣＫはＬｏｗレベルに固定され
る。

【００８２】したがって、すべての同期回路の入力信号
と出力信号が一致した時、内部クロック信号ＣＫはＬｏ
ｗレベルに固定され、外部クロック信号ＣＬＫが動作し
ていても、内部クロック信号ＣＫが供給される同期信号
負荷となるトランジスタは充放電されない。また、内部
クロック信号ＣＫは、入力信号と出力信号の関係により
固定されるので、外部クロック信号ＣＬＫに同期した充
放電が少なくなり、回路ブロック５の低消費電力化が図
れる。

【００８３】尚、タイミング制御回路２をＮＡＮＤ回路
で構成する場合は、制御信号線ＭａｔｃｈＬｉｎｅがＬ
ｏｗレベルの時に、内部クロック信号ＣＫが固定され
る。したがって、この場合、図７における制御信号線ブ
ロック３の出力にインバータを入れて、出力信号を反転
させる必要がある。

【００８４】また、制御信号線ブロック３の他の構成例
を図８に示す。図８は、ＧＮＤと制御信号線Ｍａｔｃｈ
Ｌｉｎｅとの間に直列接続された２個のｎ型ＭＯＳトラ
ンジスタがｎ個並列に接続され、電源ＶＤＤと制御信号
線ＭａｔｃｈＬｉｎｅとの間にｐ型ＭＯＳトランジスタ
が接続されている。

【００８５】ＧＮＤと制御信号線ＭａｔｃｈＬｉｎｅと
の間に直列接続された２個のｎ型ＭＯＳトランジスタ
は、ソース端子がＧＮＤに接続され、ゲート端子に外部
クロック信号ＣＬＫが供給される第１のｎ型ＭＯＳトラ
ンジスタと、ソース端子が第１のｎ型ＭＯＳトランジス
タのドレイン端子に接続され、ドレイン端子が制御信号
線ＭａｔｃｈＬｉｎｅに接続され、ゲート端子にノード
ＭａｔｃｈＢの信号が供給される第２のｎ型ＭＯＳトラ
ンジスタから構成されている。そして、この２個のｎ型
ＭＯＳトランジスタの構成がｎ個並列に接続され、ゲー
ト端子にノードＭａｔｃｈＢの信号が供給される第２の
ｎ型ＭＯＳトランジスタは、それぞれノードＭａｔｃｈ
Ｂ−１〜ＭａｔｃｈＢ−ｎの信号が供給されている。

【００８６】また、ｐ型ＭＯＳトランジスタは、ソース
端子が電源ＶＤＤに接続され、ドレイン端子が制御信号
線ＭａｔｃｈＬｉｎｅに接続され、ゲート端子に外部ク
ロック信号ＣＬＫが供給されている。

【００８７】図８の動作について説明する。入力信号と
出力信号が不一致の場合、ノードＭａｔｃｈＢはＨｉｇ
ｈレベルになる。外部クロック信号ＣＬＫがＨｉｇｈレ
ベルとなり、ノードＭａｔｃｈＢの信号のいずれかがＨ
ｉｇｈレベルとなった時、直列接続された２個のｎ型Ｍ
ＯＳトランジスタは共にオン状態となるので、制御信号
線ＭａｔｃｈＬｉｎｅはＧＮＤレベル（Ｌｏｗレベル）
となる。一方、外部クロック信号ＣＬＫはＨｉｇｈレベ
ルとなっているので、ｐ型ＭＯＳトランジスタはオフ状
態となり、電源ＶＤＤからＧＮＤに貫通電流は流れな
い。

【００８８】また、外部クロック信号ＣＬＫがＬｏｗレ
ベルとなった時、ｐ型ＭＯＳトランジスタはオン状態と
なり、制御信号線ＭａｔｃｈＬｉｎｅはＶＤＤレベル
（Ｈｉｇｈレベル）となる。一方、ノードＭａｔｃｈＢ
の信号がＨｉｇｈレベルとなっても、外部クロック信号
ＣＬＫが供給されるｎ型ＭＯＳトランジスタはオフ状態
となるので、電源ＶＤＤからＧＮＤに貫通電流は流れな
い。

【００８９】したがって、上記図７の構成例と同様に、
制御信号線ＭａｔｃｈＬｉｎｅの信号に基づいて、タイ
ミング制御回路２で内部クロック信号ＣＫは固定される
ので、外部クロック信号ＣＬＫに同期した充放電が少な
くなり、回路ブロック５の低消費電力化が図れる。

【００９０】尚、タイミング制御回路２は、回路ブロッ
ク５内の回路構成に基づいて、ＮＯＲ回路またはＮＡＮ
Ｄ回路で構成すればよい。例えば、回路ブロック５内が
外部クロック信号ＣＬＫ＝Ｌｏｗプリチャージのダイナ
ミック回路で構成されているのであれば、内部クロック
信号ＣＫをＬｏｗレベルで固定するのが望ましいと思わ
れる。この場合、タイミング制御回路２はＮＯＲ回路で
構成する。入力データ列に変化がなければ、回路ブロッ
ク５内のダイナミック回路はプリチャージ状態を保った
ままである。

【００９１】また、クロック信号が供給される回路ブロ
ックが複数ある場合、１つの回路ブロックに基づいて生
成した内部クロック信号ＣＫを、他の回路ブロックに供
給してもよい。この場合、遅延素子の挿入等によりタイ
ミング制御し、それぞれの回路ブロックのタイミングに
合った内部クロック信号ＣＫの供給を行う。

【００９２】その他、この発明の要旨を変えない範囲に
おいて、種々回路変形実施可能なことは勿論である。

【００９３】

【発明の効果】本発明により、入力信号と出力信号、ま
たは、入力信号と出力信号の反転信号を比較し、その比
較が一致した時に内部クロック信号を固定することによ
り、同期回路における消費電力を少なくすることができ
る。また、複数の同期回路を有する半導体集積回路装置
においても、回路ブロックに供給する内部クロック信号
を固定することにより、半導体集積回路装置における消
費電力を少なくすることができる。また、比較回路は、
非常に少数のトランジスタで実現しており、低消費電力
に向いている。

【図面の簡単な説明】

【図１】第１の実施の形態にかかる同期回路の詳細な回
路図。

【図２】第１の実施の形態における同期回路のタイミン
グチャート図。

【図３】第２の実施の形態にかかる同期回路の詳細な回
路図。

【図４】第３の実施の形態にかかる同期回路の詳細な回
路図。

【図５】第４の実施の形態にかかる半導体集積回路装置
のブロック図。

【図６】制御信号線ブロックの構成例を示す図。

【図７】制御信号線ブロックの他の構成例を示す図。

【図８】従来の同期回路の詳細な回路図。

【図９】従来の同期回路におけるタイミングチャート
図。

【符号の説明】

１…比較回路 ２…タイミング制御回路 ３…制御信号線ブロック ４…論理回路 ５…回路ブロック Ｔｒ１，Ｔｒ２，Ｔｒ１１〜Ｔｒ４３…ＭＯＳトランジ
スタ ＩＮ１１〜ＩＮ６１…インバータ Ｄ…入力信号 Ｑ…出力信号 ＣＬＫ…外部クロック信号 ＣＫ，ＣＫＢ…内部クロック信号

Claims (13)

【特許請求の範囲】
1. 【請求項１】入力信号およびその反転信号が供給され、
   内部クロック信号に同期して動作する差動型のラッチ回
   路と、 前記入力信号と前記ラッチ回路の出力信号とを比較する
   比較回路と、 前記比較回路からの出力信号と外部クロック信号に基づ
   いて、前記内部クロック信号を生成するタイミング制御
   回路とを具備することを特徴とする同期回路。
2. 【請求項２】前記比較回路は、 ソース端子およびゲート端子の一方に前記入力信号が供
   給され、ソース端子およびゲート端子の他方に前記ラッ
   チ回路の出力信号が供給される一導電型の第１のＭＯＳ
   トランジスタと、 ソース端子およびゲート端子の一方に前記入力信号の反
   転信号が供給され、ソース端子およびゲート端子の他方
   に前記ラッチ回路の出力信号の反転信号が供給され、ド
   レイン端子が前記第１のＭＯＳトランジスタのドレイン
   端子に接続された一導電型の第２のＭＯＳトランジスタ
   とを具備し、 前記第１および第２のＭＯＳトランジスタのドレイン電
   圧を出力信号とすることを特徴とする請求項１記載の同
   期回路。
3. 【請求項３】前記比較回路は、 ソース端子およびゲート端子の一方に前記入力信号が供
   給され、ソース端子およびゲート端子の他方に前記ラッ
   チ回路の出力信号の反転信号が供給される一導電型の第
   １のＭＯＳトランジスタと、 ソース端子およびゲート端子の一方に前記入力信号の反
   転信号が供給され、ソース端子およびゲート端子の他方
   に前記ラッチ回路の出力信号が供給され、ドレイン端子
   が前記第１のＭＯＳトランジスタのドレイン端子に接続
   された一導電型の第２のＭＯＳトランジスタとを具備
   し、 前記第１および第２のＭＯＳトランジスタのドレイン電
   圧を出力信号とすることを特徴とする請求項１記載の同
   期回路。
4. 【請求項４】入力信号およびその反転信号が供給され、
   第１の内部クロック信号に同期して動作する差動型の第
   １のラッチ回路と、 前記第１のラッチ回路の出力信号およびその反転信号が
   供給され、第２の内部クロック信号に同期して動作する
   差動型の第２のラッチ回路と、 前記入力信号と前記第２のラッチ回路の出力信号とを比
   較する比較回路と、 前記比較回路からの出力信号と外部クロック信号に基づ
   いて、前記第１および第２の内部クロック信号を生成す
   るタイミング制御回路とを具備することを特徴とする同
   期回路。
5. 【請求項５】前記比較回路は、 ソース端子およびゲート端子の一方に前記入力信号が供
   給され、ソース端子およびゲート端子の他方に前記第２
   のラッチ回路の出力信号が供給される一導電型の第１の
   ＭＯＳトランジスタと、 ソース端子およびゲート端子の一方に前記入力信号の反
   転信号が供給され、ソース端子およびゲート端子の他方
   に前記第２のラッチ回路の出力信号の反転信号が供給さ
   れ、ドレイン端子が前記第１のＭＯＳトランジスタのド
   レイン端子と接続された一導電型の第２のＭＯＳトラン
   ジスタとを具備し、 前記第１および第２のＭＯＳトランジスタのドレイン電
   圧を出力信号とすることを特徴とする請求項４記載の同
   期回路。
6. 【請求項６】前記比較回路は、 ソース端子およびゲート端子の一方に前記入力信号が供
   給され、ソース端子およびゲート端子の他方に前記第２
   のラッチ回路の出力信号の反転信号が供給される一導電
   型の第１のＭＯＳトランジスタと、 ソース端子およびゲート端子の一方に前記入力信号の反
   転信号が供給され、ソース端子およびゲート端子の他方
   に前記第２のラッチ回路の出力信号が供給され、ドレイ
   ン端子が前記第１のＭＯＳトランジスタのドレイン端子
   と接続された一導電型の第２のＭＯＳトランジスタとを
   具備し、 前記第１および第２のＭＯＳトランジスタのドレイン電
   圧を出力信号とすることを特徴とする請求項４記載の同
   期回路。
7. 【請求項７】前記タイミング制御回路は、 前記比較回路の出力信号と前記外部クロック信号を入力
   とするＮＯＲ回路から構成されることを特徴とする請求
   項２または５記載の同期回路。
8. 【請求項８】前記タイミング制御回路は、 前記比較回路の出力信号と前記外部クロック信号を入力
   とするＮＡＮＤ回路から構成されることを特徴とする請
   求項３または６記載の同期回路。
9. 【請求項９】入力信号と出力信号を比較する比較回路を
   具備し、且つ、内部クロック信号に同期して動作する同
   期回路を有する１つ以上の論理回路からなる回路ブロッ
   クと、 前記比較回路の出力信号が供給される制御信号線ブロッ
   クと、 前記制御信号線ブロックからの出力信号と外部クロック
   信号が供給され、前記内部クロック信号を生成するタイ
   ミング制御回路とを具備することを特徴とする半導体集
   積回路。
10. 【請求項１０】入力信号と出力信号を比較する第１の比
    較回路を有し、且つ、内部クロック信号に同期して動作
    する第１の同期回路と、 入力信号と出力信号を比較する第２の比較回路を有し、
    且つ、内部クロック信号に同期して動作する第２の同期
    回路と、 前記第１および第２の比較回路の出力信号が供給される
    制御信号線ブロックと、 前記制御信号線ブロックからの出力信号と外部クロック
    信号が供給され、前記内部クロック信号を生成するタイ
    ミング制御回路とを具備することを特徴とする半導体集
    積回路装置。
11. 【請求項１１】前記制御信号線ブロックは、 ソース・ドレイン端子が第１の電源と出力信号の出力ノ
    ード間に接続され、ゲート端子に前記第１の比較回路の
    出力信号が供給される一導電型の第１のＭＯＳトランジ
    スタと、 前記第１のＭＯＳトランジスタに並列接続され、ゲート
    端子に前記第２の比較回路の出力信号が供給される一導
    電型の第２のＭＯＳトランジスタと、 ソース・ドレイン端子が第２の電源と前記出力ノード間
    に接続され、ゲート端子に前記第１の比較回路の出力信
    号が供給される逆導電型の第３のＭＯＳトランジスタと
    を具備することを特徴とする請求項１０記載の半導体集
    積回路装置。
12. 【請求項１２】前記タイミング制御回路は、 前記制御信号線ブロックの出力信号とインバータを介し
    た前記外部クロック信号を入力とするＮＯＲ回路から構
    成されることを特徴とする請求項９乃至１１記載の半導
    体集積回路装置。
13. 【請求項１３】前記タイミング制御回路は、 前記制御信号線ブロックの出力信号とインバータを介し
    た前記外部クロック信号を入力とするＮＡＮＤ回路から
    構成されることを特徴とする請求項９乃至１１記載の半
    導体集積回路装置。