JP2004056428A - バッファ回路とバッファツリー及び半導体装置 - Google Patents
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Abstract
【課題】伝搬遅延時間を短縮しクロックツリーバッファに好適なバッファ回路の提供。
【解決手段】第１、第２の電源間に直列接続され、制御端子の信号値に基づきオン・オフ制御される２つのトランジスタ（ＰＭ１、ＮＭ１）を備え、２つのトランジスタの接続点が出力端子（ＯＵＴ）に接続され、トランジスタ（ＰＭ１）は入力端子（ＩＮ）に制御端子が接続されており、入力端子（ＩＮ）からの入力信号に基づきトランジスタ（ＮＭ１）をオン・オフ制御する回路を備え、この回路は入力信号が第２の電源に対応する第２の論理レベルのときトランジスタ（ＮＭ１）をオフし入力信号の第１の電源に対応する第１の論理レベルへの遷移時にトランジスタ（ＮＭ１）をオンし出力端子（ＯＵＴ）を第２の電源電圧側に遷移させ、次にトランジスタ（ＮＭ１）をオフし、入力信号が第１から第２の論理レベルへ遷移しトランジスタ（ＰＭ１）がオフからオンへ遷移するときトランジスタ（ＮＭ１）はオフ状態とされ、出力端子（ＯＵＴ）にはフリップフロップ（ＩＮＶ２、ＩＮＶ３）が接続される。
【選択図】
図１
【解決手段】第１、第２の電源間に直列接続され、制御端子の信号値に基づきオン・オフ制御される２つのトランジスタ（ＰＭ１、ＮＭ１）を備え、２つのトランジスタの接続点が出力端子（ＯＵＴ）に接続され、トランジスタ（ＰＭ１）は入力端子（ＩＮ）に制御端子が接続されており、入力端子（ＩＮ）からの入力信号に基づきトランジスタ（ＮＭ１）をオン・オフ制御する回路を備え、この回路は入力信号が第２の電源に対応する第２の論理レベルのときトランジスタ（ＮＭ１）をオフし入力信号の第１の電源に対応する第１の論理レベルへの遷移時にトランジスタ（ＮＭ１）をオンし出力端子（ＯＵＴ）を第２の電源電圧側に遷移させ、次にトランジスタ（ＮＭ１）をオフし、入力信号が第１から第２の論理レベルへ遷移しトランジスタ（ＰＭ１）がオフからオンへ遷移するときトランジスタ（ＮＭ１）はオフ状態とされ、出力端子（ＯＵＴ）にはフリップフロップ（ＩＮＶ２、ＩＮＶ３）が接続される。
【選択図】
図１
Description
【０００１】
【発明の属する技術分野】
本発明は、バッファ回路に関し、特に、クロック信号を駆動するバッファに適用して好適なバッファ回路及び半導体集積回路に関する。
【０００２】
【従来の技術】
近時、高速ＣＭＯＳ回路等の半導体集積回路において、動作周波数の高速化が進み１クロックサイクルが短縮している。また高集積化・高機能化により、半導体集積回路内のクロック配線も長くなる。クロックの遷移でデータをサンプルするラッチ、レジスタ等のクロック同期回路を具備する半導体集積回路において、クロック入力端子あるいは内部クロック生成回路等のクロック供給元から各クロック同期回路への遅延を一致させてクロック分配する手法として、図１２に示すように、クロック伝搬経路に、クロックバッファ回路（「ＣＴＳ（Ｃｌｏｃｋ ＴｒｅｅＳｙｎｔｈｅｓｉｓ）バッファ回路」ともいう）ＩＮＶ１０１〜ＩＮＶ１１７をツリー状に配置するクロックツリー方式が用いられている。従来のクロックバッファ回路は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとから構成される。クロックバッファ回路をＣＭＯＳインバータで構成した場合、高位側電源と低位側電源間に直列形態に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタの共通接続されたゲートに入力信号が供給され、ＰＭＯＳトランジスタのドレインとＮＭＯＳトランジスタのドレインの接続点からクロックバッファ回路の出力信号が出力される。ＰＭＯＳトランジスタを駆動してｈｉｇｈレベルの出力を高速化する場合、ＰＭＯＳトランジスタのサイズを大とし、ＮＭＯＳトランジスタのサイズを小とし、したがってβｐ／βｎ比を大として高速化を図ることになる。ここで、βｐ／βｎ比は、ＣＭＯＳインバータを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタの利得係数βの比である。このβは、（με／ｔＯＸ）（Ｗ／Ｌ）で与えられる（ただし、μはキャリアの移動度、εはゲート絶縁膜の誘電率、ｔＯＸはゲート絶縁膜の膜厚、Ｗはチャネル幅、Ｌはチャネル長である）。しかしながら、βｐ／βｎ比によって高速化を図る場合、セルサイズの制約等から、ＮＭＯＳトランジスタのサイズを特段に小としなければならず、ｌｏｗレベル側への出力波形の立ち下りが鈍くなる。また、ＮＭＯＳトランジスタのサイズを小とすることでβｐ／βｎ比を大とする場合、製造ばらつきの感度を大とすることになり、動作マージンを極端に悪化させてしまうことにもなる。
【０００３】
なお、動作を高速化するバッファ回路に関する刊行物として、例えば特開平８−３２１７６８号公報には、ｐＭＩＳトランジスタよりなる充電回路と、ｎＭＩＳトランジスタよりなる放電回路とが直列に接続され、ｐＭＩＳトランジスタのゲートには、入力信号の立ち上がりエッジを検出する立ち上がりエッジ検出回路の出力が入力され、ｎＭＩＳトランジスタのゲートには、入力信号の立ち下がりエッジを検出する立ち下がりエッジ回路の出力が入力され、入力信号を入力する非反転ゲートの出力がｐＭＩＳトランジスタとｎＭＩＳトランジスタの接続点に接続され、ｐＭＩＳトランジスタとｎＭＩＳトランジスタは一方がオンのとき他方はオフとされ貫通電流が流れず高速動作を可能とした構成のバッファ回路が開示されている。上記刊行物記載のバッファ回路においては、入力端子とｐＭＩＳトランジスタのゲートとの間、及び、入力端子とｎＭＩＳトランジスタのゲートとの間にともにエッジ検出回路が挿入されており、エッジ検出回路の遅延時間分、出力信号の立ち上がり及び立ち下がりの双方の遷移で遅延が生じることになり、高速バッファ回路には向かない。すなわち、上記刊行物記載のバッファ回路では、例えばラッチ、レジスタ等のクロック同期回路が、クロック信号の立ち上がりエッジ又は立ち下がりエッジの一方のエッジのみを用いてサンプリングする場合に、使用する方のクロックのエッジも、使用しない方のエッジと同様に遅延させている。
【０００４】
【発明が解決しようとする課題】
遅延調整のためにクロック経路に挿入されるバッファ回路において、バッファ回路１段あたりの伝搬遅延時間が長いと、クロック供給元からクロック供給先まで複数段のバッファ回路が挿入された場合、複数段分の遅延が、クロック供給先であるラッチあるいはレジスタ等のクロック同期回路における動作タイミングに与える影響が大となる。例えば動作周波数が１００ＭＨｚを超えるＣＭＯＳ回路等では１クロックサイクル（ｔＣＫ）は１０ナノ秒未満となり、クロックツリーのそれぞれに、遅延調整用のバッファが、図１２に示すように４段挿入されており、バッファ１段あたりの伝搬遅延時間を概略６００ｐｓとすると、遅延調整用のバッファによって２．４ｎｓが費やされており、クロック供給先であるラッチあるいはレジスタ等のタイミングの余裕がなくなる。
【０００５】
このように、クロックの供給を受けて動作するラッチあるいはレジスタにおけるセットアップタイム、ホールドタイムを十分に確保し、動作を保証するためにも、遅延調整用のバッファ回路の遅延時間は、短い方が好ましい。
【０００６】
したがって、本発明の主たる目的は、遅延時間の短縮を図るバッファ回路及び該バッファ回路を用いた半導体集積回路を提供することにある。
【０００７】
【課題を解決するための手段】
前記目的を達成する本発明は、入力端子から入力する入力信号と出力信号を出力する出力端子を有するバッファ回路において、互いに異なる電源電圧の第１の電源と第２の電源との間に直列形態に接続され、制御端子にそれぞれ供給される信号に基づきオン及びオフが制御される第１のトランジスタと第２のトランジスタとを備え、前記第１のトランジスタと前記第２のトランジスタとの接続ノードが、前記バッファ回路の出力端子に接続されており、前記第１のトランジスタは、その制御端子が前記バッファ回路の入力端子に接続されており、前記バッファ回路の入力端子に供給される入力信号を受け取る入力端子を少なくとも備え、前記第２のトランジスタの制御端子へ供給される信号を出力端子より出力する制御回路であって、前記入力信号が前記第２の電源電圧に対応する第２の論理レベルのとき前記第２のトランジスタをオフ状態とし、前記入力信号が前記第２の論理レベルから、前記第１の電源電圧に対応する第１の論理レベルに切り替わると、前記第２のトランジスタをオン状態として、前記バッファ回路の出力端子の出力信号電圧を前記第２の電源電圧側に遷移させ、その後、前記入力信号が前記第１の論理レベルから前記第２の論理レベルへ遷移する前に、前記第２のトランジスタをオフ状態に設定し、前記入力信号が前記第１の論理レベルから前記第２の論理レベルへ遷移して、前記第１のトランジスタがオフ状態からオンへ遷移するときには、前記第２のトランジスタがオフ状態に保たれているように制御する制御回路を備えている。
【０００８】
本発明においては、前記第１のトランジスタの前記制御端子に入力される前記入力信号が、前記第１の論理レベルから前記第２の論理レベルへ遷移するとき、前記第１のトランジスタの前記制御端子に入力される信号電圧と前記第１の電源電圧との差電圧の大きさが前記第１のトランジスタのしきい値電圧の大きさを超えた場合に、前記第１のトランジスタがオンし、その際、前記第２のトランジスタはオフ状態に保持されており、前記バッファ回路の出力端子の出力信号電圧の前記第１の電源電圧側への遷移が開始される。
【０００９】
本発明においては、前記制御回路が、前記バッファ回路の入力端子に入力される入力信号と、前記バッファ回路の出力端子から出力される出力信号との論理演算結果に基づき前記第２のトランジスタの制御端子に供給される信号を生成する論理回路を備え、前記論理回路は、前記バッファ回路の入力端子に入力される入力信号が前記第１の論理レベルであり、且つ、前記バッファ回路の出力端子から出力される出力信号が前記第１の論理レベルであるときに、前記第２のトランジスタをオン状態とする論理レベルの信号を生成して前記第２のトランジスタの制御端子に供給し、前記第２のトランジスタがオンし、前記バッファ回路の出力端子から出力される出力信号が前記第２の論理レベルとなったときに、前記第２のトランジスタをオフ状態とする論理レベルの信号を生成して前記第２のトランジスタの制御端子に供給する回路構成とされている。
【００１０】
本発明においては、前記バッファ回路の出力端子に、入力端子が接続され、前記バッファ回路の出力信号の論理レベルを記憶保持し、出力端子から記憶保持している信号を出力するフリップフロップ回路を備え、前記フリップフロップ回路の出力端子は、前記バッファ回路の出力端子に接続されている。
【００１１】
本発明においては、前記制御回路が、前記バッファ回路の入力端子に供給される入力信号を受け取る入力端子と、前記入力信号を反転した信号を出力する出力端子を有するインバータと、前記フリップフロップ回路に記憶保持されている、前記バッファ回路の出力端子の出力信号の論理レベルを反転した信号と、前記インバータからの出力信号とを２つの入力端子から入力し、前記２つの入力端子から入力される信号が、ともに、前記第２の論理レベルのときに、前記第２のトランジスタをオン状態とする論理レベルの信号を、出力端子から前記第２のトランジスタの制御端子に出力する論理回路とを備えている。
【００１２】
本発明は、別のアスペクトにおいて、前記制御回路が、前記バッファ回路の活性化と非活性化を制御する選択制御信号を入力し、前記選択制御信号が前記バッファ回路の非活性化を指示する値のとき、前記第２のトランジスタをオフ状態とする論理レベルの信号を出力する手段を備え、バッファ回路の活性化、非活性化を制御自在とした構成としてもよい。以下の説明からも明らかとされるように、上記目的は、特許請求の範囲の各請求項の本発明によっても同様にして達成される。
【００１３】
【発明の実施の形態】
本発明の実施の形態について以下に説明する。本発明に係るバッファ回路は、その一実施の形態において、第１の電源を高位側電源（ＶＤＤ）とし、第２の電源を低位側電源（ＶＳＳ）とし、第１の電源と第２の電源の間に直列形態に接続された第１、及び第２のトランジスタ（ＰＭ１、ＮＭ１）を備え、第１のトランジスタと第２のトランジスタの接続ノードを、バッファ回路の出力端子（ＯＵＴ）としている。第１のトランジスタ（ＰＭ１）は、その制御端子が、バッファ回路の入力端子（ＩＮ）に接続されており、この入力端子（ＩＮ）に入力される信号が、第１の電源電圧（ＶＤＤ）に対応する第１の論理レベル（ｈｉｇｈ）のときオフ状態とされ、第２の電源電圧（ＶＳＳ）に対応する第２の論理レベル（ｌｏｗ）のとき、オン状態とされる。第１のトランジスタ（ＰＭ１）は、その制御端子に入力される信号電圧（ＶＩＮ）と第１の電源電圧（ＶＤＤ）との差電圧の大きさ（＝｜ＶＩＮ−ＶＤＤ｜）が、第１のトランジスタ（ＰＭ１）のしきい値電圧の大きさ｜Ｖｔｐ｜を超える場合に、オンして、バッファ回路の出力端子（ＯＵＴ）の出力信号電圧を第１の電源電圧（ＶＤＤ）側に遷移させる。
【００１４】
バッファ回路の入力端子（ＩＮ）に供給される入力信号の第１の論理レベルから第２の論理レベルへ変化したときに、該入力信号を制御端子に受ける第１のトランジスタ（ＰＭ１）がオフ状態からオンへ切り替わる時点で、第２のトランジスタ（ＮＭ１）が、オフ状態に保たれているように制御を行う制御回路を有することは、本発明の主たる特徴の１つをなしている。
【００１５】
より詳細には、この制御回路は、バッファ回路の入力端子（ＩＮ）に入力される入力信号を受け、第２のトランジスタ（ＮＭ１）の制御端子へ供給される信号を出力する制御回路であって、入力信号が第２の論理レベル（ｌｏｗ）のとき、第２のトランジスタ（ＮＭ１）をオフ状態とする論理レベルの信号を、第２のトランジスタ（ＮＭ１）の制御端子へ供給し、入力信号が第１の論理レベル（ｈｉｇｈ）のとき第２のトランジスタ（ＮＭ１）をオン状態として、バッファ回路の出力端子（ＯＵＴ）の電圧を、第２の電源電圧（ＶＳＳ）側に遷移させ、その後、入力信号が第１の論理レベルから第２の論理レベルへ遷移する前に、第２のトランジスタ（ＮＭ１）をオフ状態に設定する信号を、第２のトランジスタ（ＮＭ１）の制御端子へ供給する制御を行う。
【００１６】
かかる構成の本発明の実施の形態においては、バッファ回路の入力端子（ＩＮ）に供給される入力信号電圧（ＶＩＮ）が、第１の電源電圧（ＶＤＤ）から遷移して、ＶＤＤ−｜Ｖｔｐ｜以下となり、第１のトランジスタ（ＰＭ１）がオフ状態からオンへ切り替わる時点で、第２のトランジスタ（ＮＭ１）はオフ状態に保たれており、第１のトランジスタ（ＰＭ１）がオンした時点でも第１の電源（ＶＤＤ）から第２の電源（ＶＳＳ）への貫通電流（ｓｈｏｒｔ−ｃｕｔ ｃｕｒｒｅｎｔ）は全く流れない。そして、この状態で、第１のトランジスタ（ＰＭ１）のドレイン電流による出力端子（ＯＵＴ）の充電が開始される。このため、入力信号の立ち下がり（ｈｉｇｈレベルからｌｏｗレベルへの遷移）から、バッファ回路の出力信号の立ち上がり（ｌｏｗレベルからｈｉｇｈレベルへの遷移）までの伝搬遅延時間ｔｐＬＨを、第１のトランジスタ（ＰＭ１）と第２のトランジスタ（ＮＭ１）で構成した通常のＣＭＯＳインバータ構成のバッファ回路よりも、短縮している。
【００１７】
また、この実施の形態において、バッファ回路の入力端子（ＩＮ）からみた入力負荷（ゲート容量）としては、実質的に、第１のトランジスタ（ＰＭ１）の制御端子の入力負荷（ゲート容量）しか見えない。すなわち、第２のトランジスタ（ＮＭ１）のオン、オフを制御する信号を生成する制御回路において、バッファ回路の入力端子（ＩＮ）に入力される入力信号を受ける回路（例えば図１のインバータＩＮＶ１）の入力負荷（ゲート容量）は、第１のトランジスタ（ＰＭ１）の制御端子の入力負荷と比較して大幅に小さい。このため、バッファ回路の入力端子（ＩＮ）に印加される入力信号の立ち下がり時間も短縮され、結果として、バッファ回路の伝搬遅延時間ｔｐＬＨの高速化に貢献している。
【００１８】
一般に、重い負荷を駆動するバッファ回路においては、その電流駆動能力を大とするため、出力トランジスタのゲート幅（Ｗ）は大きく設定されており、このため、バッファ回路の入力負荷（ゲート容量）は大となる。通常のＣＭＯＳインバータのように、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートを、バッファ回路の入力端子（ＩＮ）に共通接続した場合、入力端子（ＩＮ）からみて、２つのトランジスタのゲート容量が並列接続されており、その入力負荷容量は、本実施の形態の場合の２倍近くとなる。
【００１９】
本実施の形態において、第２のトランジスタ（ＮＭ１）は、バッファ回路の入力端子（ＩＮ）からの入力信号が、第２の論理レベル（ｌｏｗ）から第１の論理レベル（ｈｉｇｈ）に遷移した時点でオンする。バッファ回路の入力端子（ＩＮ）の入力信号が第２の論理レベルのとき、第１のトランジスタ（ＰＭ１）はオン状態であり、入力信号が第２の論理レベル（ｌｏｗ）から第１の論理レベル（ｈｉｇｈ）へ遷移したとき、第２のトランジスタ（ＮＭ１）のオン、オフを制御する制御回路の遅延時間分遅れて、第２のトランジスタ（ＮＭ１）の制御信号に第１の論理レベル（ｈｉｇｈ）が供給され、第２のトランジスタ（ＮＭ１）がオンする。このとき、バッファ回路の入力端子（ＩＮ）からは第１の論理レベル（ｈｉｇｈ）が第１のトランジスタ（ＰＭ１）の制御端子に供給されており、第１のトランジスタ（ＰＭ１）はオフ状態とされており、よって、第２のトランジスタ（ＮＭ１）がオフ状態からオンへの切替時に、第１の電源（ＶＤＤ）から第２の電源（ＶＳＳ）への貫通電流は流れず、消費電力の低減が図られている。また、第２のトランジスタ（ＮＭ１）がオンする場合に、貫通電流が流れないことから、バッファ回路の出力端子の出力信号の立ち下がり時間の短縮化が図られている。
【００２０】
この実施の形態において、バッファ回路の入力端子（ＩＮ）に入力される入力信号の第２の論理レベル（ｌｏｗ）から第１の論理レベル（ｈｉｇｈ）への立ち上がり遷移に対するバッファ回路の出力端子（ＯＵＴ）の信号の第１の論理レベル（ｈｉｇｈ）から第２の論理レベル（ｌｏｗ）の伝搬遅延時間遷移ｔｐＨＬについては、前述したｔｐＬＨ（入力信号の立ち下がり遷移に対応するバッファ回路の出力端子（ＯＵＴ）の信号の立ち上がり遷移までの伝搬遅延時間）のような、遷移開始の高速化による短縮化は行われない。すなわち、入力信号が制御回路を通過する遅延時間分遅れて、バッファ回路の出力端子（ＯＵＴ）の信号の第１の論理レベル（ｈｉｇｈ）から第２の論理レベル（ｌｏｗ）への立ち下がりが行われる。
【００２１】
バッファ回路の入力端子（ＩＮ）に入力される入力信号が、第２の論理レベル（ｌｏｗ）から第１の論理レベル（ｈｉｇｈ）へ遷移したとき、第１のトランジスタ（ＰＭ１）は、オフに切り替わり、第２のトランジスタ（ＮＭ１）は、制御回路の遅延時間分遅れて一旦オンとされ、出力端子（ＯＵＴ）の信号電圧は、第１の電源電圧（ＶＤＤ）から第２の電源電圧（ＶＳＳ）に対応する第２の論理レベルとされる。その後、第２のトランジスタ（ＮＭ１）の制御端子には、第２の論理レベル（ｌｏｗ）が供給され、第１、第２のトランジスタがともにオフ状態となり、バッファ回路の出力端子は高インピーダンス状態となる。
【００２２】
このとき、バッファ回路の出力端子（ＯＵＴ）に接続されたフリップフロップ回路は、入力端子と出力端子が相互に接続された２つのインバータ（ＩＮＶ２、ＩＮＶ３）よりなり、バッファ回路の出力端子（ＯＵＴ）が高インピーダンス状態となる直前のバッファ回路の出力端子（ＯＵＴ）の論理レベルを記憶保持しており、高インピーダンス状態のバッファ回路の出力端子（ＯＵＴ）は、フリップフロップの出力段のインバータ（ＩＮＶ３）が出力する論理レベルに設定される。すなわち、バッファ回路の入力端子（ＩＮ）に入力される入力信号が第２の論理レベル（ｌｏｗ）から第１の論理レベル（ｈｉｇｈ）へ遷移したとき、第２のトランジスタ（ＮＭ１）を一旦オンとしたのち、入力信号が第１の論理レベル（ｈｉｇｈ）から第２の論理レベル（ｌｏｗ）へ変化する前に途中で、第２のトランジスタ（ＮＭ１）をオフ状態としても、バッファ回路の出力端子（ＯＵＴ）の電圧は、本来の論理レベルにまで、フリップフロップの出力段のインバータ（ＩＮＶ３）の出力端子を介して引き上げ又は引き下げられる。すなわち、この実施の形態においては、バッファ回路の出力端子を高インピーダンス状態に保持しても、その出力電圧が、第１の論理レベル（ｈｉｇｈ：ＶＯＨ）と第２の論理レベル（ｌｏｗ：ＶＯＬ）の間の中間電圧にとどまるようなことや、本来の論理レベルとは、異なった論理レベルに設定されることは回避される。
【００２３】
本発明の別の実施の形態として、上記した一実施の形態のバッファ回路において、第１の電源を、低位側電源（ＶＳＳ）とし、第２の電源を、高位側電源（ＶＤＤ）とし、したがって、第１の電源電圧に対応する第１の論理レベルをｌｏｗ、第２の電源電圧に対応する第２の論理レベルをｈｉｇｈに置き換えた構成としてもよい。この別の実施の形態においては、第１の電源（ＶＳＳ）と第２の電源（ＶＤＤ）の間に直列形態に接続された２つのトランジスタ（ＰＭ１、ＮＭ１）について、制御回路でオン及びオフが切り替え制御されるトランジスタを、トランジスタ（ＰＭ２）に入れ替え、バッファ回路の入力端子（ＩＮ）に供給される入力信号の立ち上がりから、バッファ回路の出力端子（ＯＵＴ）の出力信号の立ち下がりの伝搬遅延時間ｔｐＨＬが高速化される構成とされる。すなわち、この別の実施の形態では、バッファ回路の入力端子（ＩＮ）に制御端子が直接接続される第１のトランジスタは、図５のＮＭ１とされ、制御回路から制御端子に入力される信号でオン・オフが制御される第２のトランジスタは、図５のＰＭ１とされ、図１を参照して説明した前記した実施の形態と入れ替わっている。以下、図５を参照して、本発明の別の実施の形態について説明する。
【００２４】
すなわち、第１の電源（ＶＳＳ）と第２の電源（ＶＤＤ）との間に直列形態に接続された第１、及び第２のトランジスタ（ＮＭ１、ＰＭ１）を備え、第１のトランジスタと第２のトランジスタの出力の接続ノードを、バッファ回路の出力端子（ＯＵＴ）としており、第１のトランジスタ（ＮＭ１）はバッファ回路の入力端子（ＩＮ）に、その制御端子が接続されている。第１のトランジスタ（ＮＭ１）は、その制御端子に入力される信号電圧（ＶＩＮ）と第１の電源電圧（ＶＳＳ）との差電圧ＶＩＮ−ＶＳＳが、第１のトランジスタ（ＮＭ１）のしきい値（Ｖｔｎ）を超える場合にオンして、バッファ回路の出力端子（ＯＵＴ）を、第１の電源電圧（ＶＳＳ）側に遷移させる。そして、第１のトランジスタ（ＮＭ１）がオフ状態からオンへ切り替わる時点では、第２のトランジスタ（ＰＭ１）はオフ状態に保たれているように制御する制御回路を有することは、本発明の別の実施の形態においてもその主たる特徴の１つをなしている。
【００２５】
この制御回路は、バッファ回路の入力端子（ＩＮ）に供給される入力信号を受け、第２のトランジスタ（ＰＭ１）の制御端子へ供給される信号を出力する制御回路であって、入力信号が、第２の電源電圧（ＶＤＤ）に対応する第２の論理レベル（ｈｉｇｈ）のとき、第２のトランジスタ（ＰＭ１）をオフ状態とする信号を第２のトランジスタ（ＰＭ１）の制御端子へ供給し、入力信号が、第１の電源電圧（ＶＳＳ）に対応する第１の論理レベル（ｌｏｗ）のとき、第２のトランジスタ（ＰＭ１）をオン状態として、バッファ回路の出力端子（ＯＵＴ）の電圧を、第２の電源電圧（ＶＤＤ）側に遷移させた後、第２のトランジスタ（ＰＭ１）をオフさせるように、第２のトランジスタ（ＰＭ１）の制御端子に供給する信号を設定する。
【００２６】
かかる構成の本発明の別の実施の形態においては、バッファ回路の入力端子（ＩＮ）に入力される入力信号が第１の論理レベル（ｌｏｗ）から第２の論理レベル（ｈｉｇｈ）へ遷移し、第１のトランジスタ（ＮＭ１）がオフからオンへ切り替わる時点では、第２のトランジスタ（ＰＭ１）は、オフ状態に保たれており、第１のトランジスタ（ＮＭ１）がオンする時点でも電源（ＶＤＤ）から電源（ＶＳＳ）への貫通電流は全く流れず、オン状態の第１のトランジスタ（ＮＭ１）を介して出力端子（ＯＵＴ）が放電されるため、入力信号の立ち下がり（ｈｉｇｈレベルへの遷移）から、バッファ回路の出力信号の立ち下がり（ｌｏｗレベルへの遷移）までの伝搬遅延時間ｔｐＨＬを短縮している。
【００２７】
また、この別の実施の形態において、入力端子側からみた入力負荷として、第１のトランジスタ（ＮＭ１）の制御端子の入力負荷（ゲート容量負荷）しか見えないため、バッファ回路の入力端子（ＩＮ）の入力信号の立ち下がり時間も短縮され、バッファ回路の伝搬遅延時間ｔｐＨＬの高速化に貢献する。この実施の形態において、第２のトランジスタ（ＰＭ１）は、バッファ回路の入力端子（ＩＮ）からの入力信号が、第２の論理レベル（ｈｉｇｈ）から第１の論理レベル（ｌｏｗ）に遷移した時点でオンする。バッファ回路の入力端子（ＩＮ）からの入力信号が第２の論理レベル（ｈｉｇｈ）のとき、第１のトランジスタ（ＮＭ１）はオン状態であり、入力信号が第２の論理レベル（ｈｉｇｈ）から第１の論理レベル（ｌｏｗ）へ遷移したとき、第２のトランジスタ（ＰＭ１）のオン、オフを制御する制御回路の遅延時間分遅れて、第２のトランジスタ（ＰＭ１）の制御信号に、第１の論理レベル（ｌｏｗ）が供給され、第２のトランジスタ（ＰＭ１）がオンする。このとき、バッファ回路の入力端子（ＩＮ）からは、第１の論理レベル（ｌｏｗ）が第１のトランジスタ（ＮＭ１）の制御端子に供給されており、第１のトランジスタ（ＮＭ１）はオフ状態とされており、よって、第２のトランジスタ（ＰＭ１）がオフからオンへの遷移時に、電源（ＶＤＤ）から電源（ＶＳＳ）への貫通電流は流れず、消費電力を低減している。
【００２８】
この別の実施の形態において、バッファ回路の入力端子（ＩＮ）に供給される入力信号の第２の論理レベル（ｈｉｇｈ）から第１の論理レベル（ｌｏｗ）への遷移に対して、制御回路の遅延時間分遅れて、第２のトランジスタ（ＰＭ１）がオンし、バッファ回路の出力端子（ＯＵＴ）の信号が第１の論理レベル（ｌｏｗ）から第２の論理レベル（ｈｉｇｈ）へ遷移する。入力信号が第２の論理レベル（ｈｉｇｈ）から第１の論理レベル（ｌｏｗ）へ遷移したとき、第１のトランジスタ（ＮＭ１）はオフ、第２のトランジスタ（ＰＭ１）はオンとされ、出力端子（ＯＵＴ）は、第１の論理レベルから第２の論理レベルとされる。その後、入力信号が第１の論理レベル（ｌｏｗ）から第２の論理レベル（ｈｉｇｈ）へ遷移する前に、第２のトランジスタ（ＰＭ１）の制御端子には、制御回路から、第２の論理レベル（ｈｉｇｈ）が供給され、第１、第２のトランジスタ（ＮＭ１、ＰＭ１）がともにオフ状態となり、バッファ回路の出力端子は高インピーダンス状態となる。このとき、バッファ回路の出力端子に接続されたフリップフロップ回路（入力端子と出力端子が相互に接続されているインバータＩＮＶ２、ＩＮＶ３）は、バッファ回路の出力端子が高インピーダンス状態となる直前のバッファ回路の出力端子の論理レベルを保持出力しており、高インピーダンス状態のバッファ回路の出力端子は、フリップフロップの出力（インバータＩＮＶ３の出力）により、バッファ回路が、本来出力すべき論理レベルに対応した電圧に設定される。
【００２９】
本発明の別の実施の形態において、制御回路は、バッファ回路の入力端子に供給される入力信号を受け取る入力端子と、前記入力信号を反転した信号を出力する出力端子を有するインバータ（ＩＮＶ１）を備え、フリップフロップ回路を構成するインバータ（ＩＮＶ２）の出力と、インバータ（ＩＮＶ１）の出力と、インバータ（ＩＮＶ２）の出力と、前記バッファ回路の活性化と非活性化を制御する選択制御信号又はその反転信号を、３つの入力端子からそれぞれ入力し、前記選択制御信号が、前記バッファ回路の活性化を指示する値とされており、前記３つの入力端子から入力される信号がともに、前記第２の論理レベルのときに、前記第２のトランジスタ（ＮＭ１）をオン状態とする論理レベルの信号を、出力端子から前記第２のトランジスタの制御端子に出力し、前記選択制御信号が前記バッファ回路の非活性化を指示しているときには、他の２つの入力信号の値によらず、前記第２のトランジスタをオフ状態とする論理レベルの信号を、出力端子から前記第２のトランジスタの制御端子に出力する論理回路（ＮＯＲ３）と、を備えている。かかる構成の本発明によれば、ｈｉｇｈレベル出力の高速性を維持しながら、クロックの供給・停止を制御することができる。なお、本発明において、上記した各実施の形態のバッファ回路を組合せた構成としてもよいことは勿論である。
【００３０】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。図１は、本発明の一実施例のバッファ回路の構成を示す図である。図１を参照すると、この実施例のバッファ回路は、ＣＭＯＳプロセスで構成されており、入力端子ＩＮに供給される入力信号を受け、該入力信号を反転した信号を出力端子ＯＵＴから出力する反転バッファ回路であり、高位側電源ＶＤＤにソースが接続されたＰチャネルＭＯＳトランジスタ（「ＰＭＯＳトランジスタ」という）ＰＭ１と、ソースが低位側電源ＶＳＳに接続されたＮチャネルＭＯＳトランジスタ（「ＮＭＯＳトランジスタ」という）ＮＭ１を備え、ＰＭＯＳトランジスタＰＭ１のドレインとＮＭＯＳトランジスタＮＭ１のドレインの接続ノードを、バッファ回路の出力端子ＯＵＴとしている。
【００３１】
ＰＭＯＳトランジスタＰＭ１は、バッファ回路の入力端子ＩＮにゲートが接続されており、入力端子ＩＮに供給される入力信号がｈｉｇｈ（高）レベルのときオフ状態とされ、入力信号電圧が下がり、電源電圧ＶＤＤからしきい値電圧の絶対値｜Ｖｔｐ｜を差し引いた値、ＶＤＤ−｜Ｖｔｐ｜以下になったときオンして、出力端子ＯＵＴを電源ＶＤＤから充電して、電源電圧ＶＤＤ側に遷移させる。
すなわち、出力信号がｌｏｗレベルからｈｉｇｈレベルに立ち上がる。
【００３２】
バッファ回路の入力端子ＩＮと、ＮＭＯＳトランジスタＮＭ１のゲートの間には、インバータＩＮＶ１と、インバータＩＮＶ１の出力を一の入力端子から入力する否定論理和回路ＮＯＲ１とが挿入されており、これらは、ＮＭＯＳトランジスタＮＭ１のゲートに供給する信号を生成して出力する制御回路を構成している。
【００３３】
この制御回路は、入力端子ＩＮの入力信号がｌｏｗ（低）レベルのとき、ＮＭＯＳトランジスタＮＭ１をオフ状態とし、入力信号がｈｉｇｈレベルに遷移した場合、ＮＭＯＳトランジスタＮＭ１をオン状態として、出力端子ＯＵＴの電荷をＶＳＳ側に放電して、出力端子ＯＵＴの電圧を電源電圧ＶＳＳ側に遷移させ、その後、入力信号がｈｉｇｈレベルからｌｏｗレベルへ立ち下がり遷移する前の時点で、ＮＭＯＳトランジスタＮＭ１のゲートをｌｏｗレベルに設定することで、入力信号がｈｉｇｈからｌｏｗへ遷移し、ＰＭＯＳトランジスタＰＭ１がオフ状態からオンへ切り替わる時点では、ＮＭＯＳトランジスタＮＭ１はオフ状態に保たれる。
【００３４】
これにより、本実施例では、入力信号の立ち下がり遷移により、ＰＭＯＳトランジスタＰＭ１がオフ状態からオン状態に切り替わるとき、電源ＶＤＤから電源ＶＳＳ側への貫通電流は流れない。
【００３５】
図１を参照すると、ＰＭＯＳトランジスタＰＭ１のドレインとＮＭＯＳトランジスタＮＭ１のドレインの接続点は、バッファ回路の出力端子ＯＵＴに接続されるとともに、インバータＩＮＶ２の入力端子とインバータＩＮＶ３の出力端子とに接続されており、インバータＩＮＶ２の出力端子はインバータＩＮＶ３の入力端子に接続されており、インバータＩＮＶ２とＩＮＶ３はフリップフロップをなしており、バッファ回路の出力端子ＯＵＴの論理値を記憶保持する。
【００３６】
そして、入力端子ＩＮに入力端子が接続されているインバータＩＮＶ１の出力端子と、インバータＩＮＶ２の出力端子は２入力の否定論理和回路ＮＯＲ１の入力端子に接続されており、否定論理和回路ＮＯＲ１の出力端子がＮＭＯＳトランジスタＮＭ１のゲートに接続されている。
【００３７】
図２は、本発明の第１の実施例の動作を説明するための波形図である。図２を参照すると、入力端子ＩＮの入力信号電圧ＶＩＮが、ＶＤＤ−｜Ｖｔｐ｜（ただし、ＶｔｐはＰＭＯＳトランジスタＰＭ１のしきい値電圧）以下となった時点（ｔ０）で、出力端子ＯＵＴの出力信号電圧ＶＯＵＴは立ち上がる。
【００３８】
これに対して、電源ＶＤＤとＶＳＳ間に直列に接続され、入力信号をゲートに共通に入力し、ドレイン同士の接続点が出力端子に接続されるＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるＣＭＯＳインバータ（比較例）においては、入力信号電圧ＶＩＮがＶＤＤ−｜Ｖｔｐ｜以下に遷移すると、ＰＭＯＳトランジスタはオンするが、その際、ＮＭＯＳトランジスタもオンしており、電源ＶＤＤから、オン状態のＰＭＯＳトランジスタとＮＭＯＳトランジスタを通して、電源ＶＳＳヘの貫通電流が流れる。ＮＭＯＳトランジスタは、入力信号電圧がＶｔｎ（ただし、ＶｎはＮＭＯＳトランジスタのしきい値電圧）を下まわると、オフし、貫通電流は、入力信号電圧が、ＶＤＤ−｜Ｖｔｐ｜とＶｔｎの間にある期間、電源ＶＤＤからＶＳＳヘ貫通電流が流れる。すなわち、ＣＭＯＳインバータへの入力信号がｈｉｇｈからｌｏｗへ遷移した際に、その立ち上がり開始時間は、図２に破線（比較例）で示すように、本発明の実施例よりも遅れる。
【００３９】
このように、本発明は、入力信号のｈｉｇｈからｌｏｗへの遷移から出力信号のｌｏｗからｈｉｇｈへの伝搬遅延時間ｔｐＬＨを、ＣＭＯＳインバータよりも高速化している。
【００４０】
ＣＭＯＳインバータにおいては、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートの負荷容量の並列容量を駆動することが必要とされている。これに対して、本発明においては、入力端子ＩＮからみえるゲート負荷としては、バッファ回路のＰＭＯＳトランジスタのゲートの容量だけである。すなわち、インバータＩＮＶ１は、ＮＯＲ１へ入力する信号を作成するためのものでよく、ＰＭＯＳトランジスタＰＭ１、ＮＭＯＳトランジスタＮＭ１のようにクロック配線等の負荷を駆動するものでないため、インバータＩＮＶ１の素子のサイズは、ＰＭＯＳトランジスタＰＭ１と比べて小さくてすみ、このため、入力端子ＩＮからみえるゲート負荷としては、バッファ回路のＰＭＯＳトランジスタのゲートの容量が見えるだけであり、入力信号の遷移の高速化に貢献している。
【００４１】
図３は、本発明の第１の実施例におけるバッファ回路の入力端子（ＩＮ）への入力信号と出力端子（ＯＵＴ）からの出力信号の一例を模式的に示すタイミング図である。図３に示すように、本実施例において、バッファ回路の入力端子（ＩＮ）に供給される入力信号の立ち下がりから、バッファ回路の出力端子（ＯＵＴ）の出力信号の立ち上がりまでの伝搬遅延時間ｔｐＬＨは、通常のＣＭＯＳインバータよりも短縮されている。本実施例においては、入力信号の立ち上がり出力信号の立ち下がりまでの伝搬遅延時間ｔｐＨＬは、例えば図１のインバータＩＮＶ１、否定論理和回路ＮＯＲ１の遅延時間分、通常のＣＭＯＳインバータよりも遅れている。
【００４２】
図４は、図１に示した本発明の第１の実施例のバッファ回路の動作を説明するためのタイミングチャートである。図４において、ＩＮは図１の入力端子、ＡはＰＭＯＳトランジスタＰＭ１のゲート、ＢはインバータＩＮＶ１の出力（ＮＯＲ１の第１入力）、ＣはＮＭＯＳトランジスタＮＭ１のゲート、ＤはＰＭＯＳトランジスタＰＭ１のドレインとＮＭＯＳトランジスタＮＭ１のドレインの接続点、ＥはインバータＩＮＶ２の出力（ＮＯＲ１の第２入力）のノードの信号波形である。
【００４３】
入力信号ＩＮの立ち上がり時（図４のタイミングＴ０）、ノードＢはインバータＩＮＶ１の遅延時間分遅延してｌｏｗレベルに立ち下がり、このとき、ノードＤはｈｉｇｈレベル、ノードＥはｌｏｗレベルであるため、否定論理和回路ＮＯＲ１の出力であるノードＣは、ｌｏｗレベルからｈｉｇｈレベルに遷移する。ノードＣの立ち上がりを受けて、ノードＣの電圧をゲート電圧として入力するＮＭＯＳトランジスタＮＭ１は、オフ状態からオンに切り替わり、ノードＤの電荷をＶＳＳ側に放電し、ノードＤはｌｏｗレベルに遷移する。ＮＭＯＳトランジスタＮＭ１はオフ状態からオンに切り替わるときに、ＰＭＯＳトランジスタＰＭ１のゲート（ノードＡ）にはｈｉｇｈレベルが印加されており、ＰＭＯＳトランジスタＰＭ１はオフ状態とされており、電源ＶＤＤから電源ＶＳＳヘの貫通電流は流れない。
【００４４】
ノードＤがｌｏｗレベルに遷移すると、インバータＩＮＶ２の出力ノードであるノードＥはｈｉｇｈレベルに遷移し、これを受けて否定論理和回路ＮＯＲ１の出力であるノードＣはｌｏｗレベルとなる。
【００４５】
ノードＣがｌｏｗレベルに遷移すると、ノードＣの電圧をゲート電圧として入力するＮＭＯＳトランジスタＮＭ１はオフする。なお、この間も入力信号はｈｉｇｈレベルとされており、ＰＭＯＳトランジスタＰＭ１はオフ状態とされる。ＰＭＯＳトランジスタＰＭ１は、入力信号ＩＮがｈｉｇｈからｌｏｗレベルへ遷移するまでオフ状態とされ、図４のＴｏｆｆで示す期間（ノードＣの立ち下がりから入力信号ＩＮの立ち下がりまでの期間）、バッファ回路の出力端子ＯＵＴは、高インピーダンス状態とされる。
【００４６】
インバータＩＮＶ２とＩＮＶ３からなるフリップフロップは、ノードＤの論理値（高インピーダンス状態となる前の論理値）を記憶保持し、バッファ回路の出力端子ＯＵＴが高インピーダンス状態の期間（Ｔｏｆｆ）の間、その出力端子がｌｏｗレベルとされるインバータＩＮＶ３は、バッファ回路の出力端子ＯＵＴを放電して、バッファ回路の出力端子ＯＵＴをｌｏｗレベルとするように作用する。インバータＩＮＶ３はＣＭＯＳインバータよりなり、好ましくは、そのＮＭＯＳトランジスタのサイズは、バッファ回路を構成するＮＭＯＳトランジスタＮＭ１と比べて小とされる。バッファ回路のＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１がともにオフとなる期間（Ｔｏｆｆ）に、出力端子（ＯＵＴ）の出力信号電圧がｌｏｗレベル（ＶＯＬ以下、あるいはその近辺）であるが、いまだ電源電圧ＶＳＳに達していない場合、ｌｏｗレベルを出力しているインバータＩＮＶ３は、出力端子（ＯＵＴ）の出力信号電圧を電源電圧ＶＳＳ側に立ち下げる。
【００４７】
図４のタイミングＴＡで入力信号ＩＮが立ち下がると、図２等を参照して説明したように、オフ状態からオンへの切り替えが行われるＰＭＯＳトランジスタＰＭ１により、電源ＶＤＤから出力端子ＯＵＴ（ノードＤ）の充電が開始され、ただちに、出力端子ＯＵＴ（ノードＤ）のｈｉｇｈレベルへの立ち上がり遷移が開始される。このときノードＥは、ｌｏｗレベルに変化し、ノードＢはｈｉｇｈレベルとされ、否定論理積回路ＮＯＲ１の出力であるノードＣは、そのままｌｏｗレベルとされる。すなわち、ＮＭＯＳトランジスタＮＭ１はオフ状態とされる。
【００４８】
なお、図４では、タイミングＴ０とＴ１の間において、バッファ回路の入力端子（ＩＮ）に入力されるクロック信号のｈｉｇｈレベルからｌｏｗレベルへの立ち下がりの遷移タイミングをＴＡで表し、簡単のため、バッファ回路の入力端子（ＩＮ）に入力されるクロック信号のデューティ比を１：１（５０％）としているが、この実施例において、クロック信号のデューティ比は１：１でなくてもよいことは勿論である。図４では、タイミングＴ０からＴ１の期間が１クロックサイクル（ｔＣＫ）となる。
【００４９】
次に、本発明の第２の実施例について説明する。図５は、本発明の第２の実施例の構成を示す図である。図５を参照すると、この実施例は、前記実施例とゲートに入力する信号が制御されるトランジスタの極性を入れ替えたものである。この実施例において、ＮＭＯＳトランジスタＮＭ１のゲートには、入力端子ＩＮの入力信号がそのまま入力され、ＰＭＯＳトランジスタＰＭ１のゲートには、インバータＩＮＶ１、否定論理積回路ＮＡＮＤ１よりなる制御回路の出力信号が入力される構成とされている。前記実施例では、入力信号の立ち下がりに対するバッファ回路の出力信号の立ち上がりの伝搬遅延時間を短縮させていたが、この実施例では、図６に示すように、入力信号の立上がりに対するバッファ回路の出力信号の立ち下がりの伝搬遅延時間ｔｐＨＬを短縮させている。
【００５０】
より詳細には、図５を参照すると、この実施例のバッファ回路は、高位側電源ＶＤＤにソースが接続されたＰＭＯＳトランジスタＰＭ１と、ソースが低位側電源ＶＳＳに接続されたＮＭＯＳトランジスタＮＭ１を備え、ＰＭＯＳトランジスタＰＭ１のドレインとＮＭＯＳトランジスタＮＭ１のドレインの接続ノードを、バッファ回路の出力端子ＯＵＴとし、ＮＭＯＳトランジスタＮＭ１は、前記バッファ回路の入力端子ＩＮにゲートが接続されており、入力信号がｌｏｗレベルのときオン状態とされ、入力信号電圧が上昇し、ＮＭＯＳトランジスタＮＭ１のしきい値電圧Ｖｔｎを超えたときオンして、バッファ回路の出力端子ＯＵＴを放電して、電源電圧ＶＳＳ側に遷移させる。
【００５１】
バッファ回路の入力端子ＩＮと、ＰＭＯＳトランジスタＰＭ１のゲートの間には、インバータＩＮＶ１と、否定論理積回路ＮＡＮＤ１とからなる回路が挿入されており、ＰＭＯＳトランジスタＰＭ１のゲートに供給される信号のタイミングを制御する制御回路を構成している。
【００５２】
この制御回路は、入力端子ＩＮの入力信号がｈｉｇｈレベルのとき、ＰＭＯＳトランジスタＰＭ１をオフ状態とし、入力信号がｌｏｗレベルに遷移した場合、ＰＭＯＳトランジスタＰＭ１をオン状態として出力端子ＯＵＴをＶＤＤ側に充電してｈｉｇｈレベルとし、その後、ＰＭＯＳトランジスタＰＭ１のゲートをｈｉｇｈレベルに設定することで、入力信号がｌｏｗからｈｉｇｈへ遷移し、ＮＭＯＳトランジスタＮＭ１がオフからオンへ切り替わる時点では、ＰＭＯＳトランジスタＰＭ１はオフ状態に保たれる。これにより、ＮＭＯＳトランジスタＮＭ１がオン状態となるとき、電源ＶＤＤから、ＰＭＯＳトランジスタＰＭ１、ＮＭＯＳトランジスタＮＭ１を介して電源ＶＳＳ側に流れ込む貫通電流は流れない。
【００５３】
図５を参照すると、ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１のドレインの接続点は、入力と出力が互いに接続されたインバータＩＮＶ２、ＩＮＶ３よりなるフリップフロップを備え、入力端子ＩＮを入力とするインバータＩＮＶ１の出力と、インバータＩＮＶ２の出力端子は２入力の否定論理和回路ＮＯＲ１の入力端子に接続されており、否定論理積回路ＮＡＮＤ１の出力端子がＰＭＯＳトランジスタＰＭ１のゲートに接続されている。
【００５４】
図７は、図５に示した本発明の第２の実施例の動作を説明するための図である。図７において、ＩＮは図５の入力端子、ＡはＰＭＯＳトランジスタＰＭ１のゲート、ＢはインバータＩＮＶ１の出力（ＮＡＮＤ１の第１入力）、ＣはＮＭＯＳトランジスタＮＭ１のゲート、ＤはＰＭＯＳトランジスタＰＭ１のドレインとＮＭＯＳトランジスタＮＭ１のドレインの接続点、ＥはインバータＩＮＶ２の出力（ＮＡＮＤ１の第２入力）のノードの信号波形である。
【００５５】
図７のタイミングＴ０において、入力信号の立ち上がり時、ＮＭＯＳトランジスタＮＭ１がオンして出力端子ＯＵＴ（ノードＤ）をｌｏｗレベルとする。このとき、インバータＩＮＶ２の出力ノードＥはｈｉｇｈレベルとされる。
【００５６】
タイミングＴ０とＴ１の間のタイミングＴＡにおいて、バッファ回路の入力端子（ＩＮ）に供給される入力信号の立ち下がり時に、インバータＩＮＶ１の出力がｌｏｗレベルからｈｉｇｈレベルとなり、否定論理積回路ＮＡＮＤ１の２入力（ノードＢ、Ｅ）がともにｈｉｇｈレベルとなるため、否定論理積回路ＮＡＮＤ１の出力であるノードＣはｌｏｗレベルに遷移し、ＰＭＯＳトランジスタＰＭ１をオンとして、出力端子ＯＵＴ（ノードＤ）をｈｉｇｈレベルとする。出力端子ＯＵＴのｈｉｇｈレベルへの遷移により、インバータＩＮＶ２の出力であるノードＥはｌｏｗレベルに遷移する。ノードＢの信号電圧（ｈｉｇｈレベル）とノードＥの信号電圧（ｌｏｗレベル）を受けて、否定論理積回路ＮＡＮＤ１は、その出力であるノードＣをｈｉｇｈレベルに遷移させ、ゲートがｈｉｇｈレベルとされたＰＭＯＳトランジスタＰＭ１はオフ状態となる。このとき、入力信号ＩＮはｌｏｗレベルであるため、ＮＭＯＳトランジスタＮＭ１とＰＭＯＳトランジスタＰＭ１がともにオフとなる。
【００５７】
インバータＩＮＶ２とＩＮＶ３よりなるフリップフロップは、ノードＤの論理値（高インピーダンス状態となる前の論理レベル）を記憶保持し、バッファ回路の出力端子ＯＵＴが高インピーダンス状態の期間（Ｔｏｆｆ）の間、その出力端子がｈｉｇｈレベルとされるインバータＩＮＶ３は、バッファ回路の出力端子ＯＵＴを充電し、ｈｉｇｈレベルとするように作用する。インバータＩＮＶ３は、ＣＭＯＳインバータよりなるが、そのＰＭＯＳトランジスタのサイズは、バッファ回路を構成するＰＭＯＳトランジスタＰＭ１と比べて小とされる（電流駆動能力は小）。
【００５８】
バッファ回路のＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１がともにオフとなる期間（図７のＴｏｆｆ）に、出力端子（ＯＵＴ）の出力信号電圧（ノードＤの電圧）がｈｉｇｈレベル（ＶＯＨ以上；ＶＯＨは出力電圧ＨＩＧＨ）であるが、いまだ電源電圧ＤＤに達していない場合、ｈｉｇｈレベルを出力するインバータＩＮＶ３によって、出力端子（ＯＵＴ）の出力信号電圧を電源電圧ＶＤＤ側に立ち上げる。
【００５９】
図７のタイミングＴ１において、入力信号ＩＮがｈｉｇｈレベルに遷移すると、ＮＭＯＳトランジスタＮＭ１がオンし、その際、ＰＭＯＳトランジスタＰＭ１はそのゲートにｈｉｇｈレベルが印加された状態であるため、オフ状態とされ、出力端子ＯＵＴをただちにｌｏｗレベルとする。なお、図７では、簡単のため、バッファ回路の入力端子（ＩＮ）に入力されるクロック信号のデューティ比を１：１（５０％）としているが、この実施例において、クロック信号のデューティ比は１：１でなくてもよいことは勿論である。
【００６０】
次に、本発明の第３の実施例について説明する。図８は、本発明の第３の実施例の構成を示す図である。図３に示すように、この実施例のバッファは、反転バッファ回路１０Ａと、反転バッファ回路１０Ｂを縦続形態に接続したものであり、正転バッファとして機能する。
【００６１】
反転バッファ回路１０Ａは、図１を参照して説明した第１の実施例のバッファ回路と同一の構成とされており、入力端子ＩＮの入力信号の立ち下がりから出力信号の立ち上がりの遅延時間を短縮している。反転バッファ回路１０Ｂは、図５を参照して説明した第２の実施例のバッファ回路と同一の構成とされており、反転バッファ回路１０Ａの出力信号の立ち上がりから出力端子ＯＵＴの出力信号の立ち下がりまでの遅延時間を短縮している。
【００６２】
かかる構成により、入力端子ＩＮの入力信号の立ち下がりから出力端子ＯＵＴの出力信号の立ち下がりまでの遅延時間を短縮している。
【００６３】
この実施例の一変形例として、反転バッファ回路１０Ｂを前段とし、反転バッファ回路１０Ａを反転バッファ回路１０Ｂの後段に配置した場合、反転バッファ回路１０Ｂで、入力端子ＩＮの入力信号の立ち上がりから出力信号の立ち下がりまでの伝搬遅延時間を短縮し、反転バッファ回路１０Ａで反転バッファ回路１０Ｂの出力信号の立ち下がりから出力端子ＯＵＴの出力信号の立ち上がりまでの伝搬遅延時間を短縮している。かかる構成により、縦続接続されたバッファ回路における、入力端子ＩＮの入力信号の立ち上がりから、出力端子ＯＵＴの出力信号の立ち上がりまでの伝搬遅延時間を短縮している。
【００６４】
次に、本発明の第４の実施例について説明する。図９は、本発明の第４の実施例の構成を示す図である。図１、及び図５に示した実施例の構成では、ＰＭＯＳトランジスタとＮＭＯＳトランジスタがともにオフとなる期間Ｔｏｆｆ、バッファ回路の出力端子ＯＵＴを、出力端子ＯＵＴの直前の論理レベルであるｌｏｗレベルまたはｈｉｇｈレベルとするフリップフロップ（ＩＮＶ２、ＩＮＶ３）を設けることで、バッファ回路の出力端子ＯＵＴが高インピーダンス状態となったときに、出力端子ＯＵＴが、正規の論理値レベルとなるように制御されている。しかしながら、例えば、図４のタイミング図において、バッファ回路の出力端子ＯＵＴが高インピーダンス状態である期間Ｔｏｆｆが比較的短い場合には、図１、図５等に示したインバータＩＮＶ２、ＩＮＶ３よりなるフリップフロップを省略しても、本発明の作用効果をある程度奏することができる。すなわち、期間Ｔｏｆｆが短時間であれば、バッファ回路の出力端子ＯＵＴが誤った論理レベルとして次の段の回路に受け渡される可能性は少ない。この場合、図９を参照すると、ＰＭＯＳトランジスタＰＭ１のゲートは入力端子ＩＮに接続されており、ＮＭＯＳトランジスタＮＭ１のゲートには、入力端子ＩＮの入力信号を入力して反転出力するインバータＩＮＶ１の出力と、入力端子ＩＮの入力信号を入力して遅延させて出力する遅延回路１００の出力とを入力とする否定論理和回路ＮＯＲ１の出力端子が接続されている。
【００６５】
この実施例において、バッファ回路の入力端子ＩＮの入力信号のｈｉｇｈレベルからｌｏｗレベルへの立ち下がり時における、バッファ回路の出力端子ＯＵＴの信号のｌｏｗレベルからｈｉｇｈレベルへの立ち上がり遷移は、図３に示したタイミング波形と同様とされる。
【００６６】
図１０は、本発明の第４の実施例の動作の一例を示すタイミング図である。この実施例において、入力端子ＩＮの入力信号のｌｏｗレベルからｈｉｇｈレベルへの立ち上がり時（Ｔ０）、この入力信号の遷移を受けて、インバータＩＮＶ１の出力であるノードＢはｌｏｗレベルとなる。このとき、遅延回路１００の出力信号はいまだｌｏｗレベルであるため（ノードＥには、ｈｉｇｈレベルの信号が出力されていない）、ノードＥのｌｏｗレベルを入力している否定論理和回路ＮＯＲ１は、ノードＢのｌｏｗレベルへの遷移を受け、その出力であるノードＣをｈｉｇｈレベルに変化させる。ノードＣがｈｉｇｈレベルとなると、ＮＭＯＳトランジスタＮＭ１がオンし、出力端子ＯＵＴがｌｏｗレベルに遷移する。
【００６７】
入力端子ＩＮからの入力信号を入力する遅延回路１００は、該入力信号の立ち上がりを時間ｔｄ１分遅延させて、遅延させた信号を、遅延回路１００の出力端子であるノードＥに出力し、ノードＥのｌｏｗレベルからｈｉｇｈレベルへの立ち上がりの遷移を受けて、否定論理和回路ＮＯＲ１は、その出力であるノードＣをｈｉｇｈレベルからｌｏｗレベルに変化させる。この結果、ＮＭＯＳトランジスタＮＭ１はオフする。このとき、入力端子ＩＮの信号はｈｉｇｈレベルであり、ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１は、ともにオフ状態となる（図１０の期間Ｔｏｆｆ参照）。
【００６８】
つづいて、図１０のタイミングＴＡにおいて、入力信号ＩＮがｈｉｇｈレベルからｌｏｗレベルに遷移し、ＰＭＯＳトランジスタＰＭ１がオン状態となり、出力端子ＯＵＴはｈｉｇｈレベルに遷移する。遅延回路１００の遅延時間を調整することで、期間Ｔｏｆｆを短時間とすることで、出力端子ＯＵＴが長時間高インピーダンス状態になったときに、直前の論理値に設定しておく回路は不用とされている。なお、この第４の実施例において、前記第１、第２の実施例のように、バッファ回路の出力端子ＯＵＴに、２つのインバータ（ＩＮＶ２、ＩＮＶ３）よりなるフリップフロップを接続してもよいことは勿論である。なお、図１０では、タイミングＴ０とＴ１の間においてバッファ回路の入力端子（ＩＮ）に入力されるクロック信号のｈｉｇｈレベルからｌｏｗレベルへの立ち下がりの遷移タイミングをＴＡで表し、簡単のため、バッファ回路の入力端子（ＩＮ）に入力されるクロック信号のデューティ比を１：１（５０％）としているが、この実施例において、クロック信号のデューティ比は１：１でなくてもよいことは勿論である。
【００６９】
図９において、遅延回路１００は、例えば図１１に示すような同期遅延ループ（ＤＬＬ：Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）で構成してもよい。すなわち、入力信号を入力して遅延して出力し、遅延時間が可変とされる遅延回路１０１と、遅延回路１０１の出力を入力し所定の遅延時間分、遅延させるディレイレプリカ１０３と、ディレイレプリカ１０３の出力と入力信号の位相を比較する位相検出回路１０２とを備え、位相検出回路１０２の検出結果に基づき、遅延回路１０１の遅延時間が可変に設定される。
【００７０】
あるクロックサイクルの入力信号の立ち上がりエッジが遅延回路１０１でｔｄ１遅延され、ディレイレプリカ１０３で遅延時間ｔｄ２遅延され、位相検出回路１０２では次のサイクルの信号の立ち上がりエッジと、ディレイレプリカ１０３の出力信号の位相が一致するように遅延回路１０１の遅延時間が調整される。
【００７１】
入力端子ＩＮに入力される信号（クロック）が、周期ｔＣＫのデューティ５０％のクロック信号の場合、ディレイレプリカ１０３の遅延時間をｔｄ２と設定している場合、遅延回路１０１の遅延時間ｔｄ１は、ｔｄ１＝ｔＣＫ−ｔｄ２とされ、オフ期間Ｔｏｆｆは、Ｔｏｆｆ＝ｔｄ２−ｔＣＫ／２とされる。オフ期間Ｔｏｆｆの典型値に基づき、ディレイレプリカの遅延時間ｔｄ２を設定することで、入力端子ＩＮの立ち下がりエッジに対して、期間Ｔｏｆｆ分前倒しして、ノードＣがｌｏｗレベルとし、入力端子ＩＮの立ち下がりによりＰＭＯＳトランジスタＰＭ１がオンするとき、ＮＭＯＳトランジスタＮＭ１はオフとされる。
【００７２】
なお、この実施例において、遅延回路１００は、ＤＬＬ回路に限定されるものでない。例えばクロック伝搬方向が互いに逆向きの第１、第２の遅延回路列を備え、クロックパルスが第１の遅延回路列を進行し、次のクロックパルスにより第１の遅延回路列を進行しているクロックパルスが転送回路を介して第２の遅延回路列に転送され、第２の遅延回路列を第１の遅延回路列と逆方向に転送する構成の同期型遅延回路で構成してもよい。
【００７３】
本発明に係るバッファ回路を、クロックツリーバッファとして半導体集積回路に組み込んだ場合、例えば図１２に示すような構成とされる。フリップフロップ（あるいはレジスタ）ＦＦ１乃至ＦＦ１２が、クロックの立ち上がりエッジを使ってデータをサンプルする構成とされ、クロックツリーに４段のインバータが挿入される場合、ＩＮＶ１０１、ＩＮＶ１０３〜ＩＮＶ１０５は、図５に示した反転バッファで構成され、ＩＮＶ１０２、ＩＮＶ１０６〜ＩＮＶ１１７は、図１に示した反転バッファで構成される。
【００７４】
次に本発明の実施例に係るバッファ回路を用いたクロックツリーバッファの性能と、従来のＣＭＯＳインバータを用いたクロックツリーバッファの性能を比較して評価した一例について説明する。図１４は、比較例として、図１２の２段のインバータＩＮＶ１０１、ＩＮＶ１０２に、通常のＣＭＯＳインバータからなる反転バッファを用いた場合の過渡解析（ｔｒａｎｓｉｅｎｔ ａｎａｌｙｓｉｓ）のシミュレーション結果の入力波形ＩＮ１と出力波形ＤＯＵＴ１を示す図である。なお、図１２の初段のインバータのＰＭＯＳトランジスタとＮＭＯＳトランジスタの利得係数βの比βｐ／βｎは１５０／７５、２段目のインバータのＰＭＯＳトランジスタとＮＭＯＳトランジスタの利得係数βの比βｐ／βｎは４００／２００としてある。
【００７５】
図１２の初段のＣＭＯＳインバータＩＮＶ１０１には、図示されないレシーバ回路（差動の反転バッファ回路）からの信号が供給されるものとし、このレシーバ回路に入力される信号（ＩＮ１）の振幅の最小値０．２５Ｖ、最大値は１．２５Ｖであり、クロック周期ｔＣＫ＝３ｎｓ、デューティ比は３：２であり、立ち上がり時間は０．３ｎｓとしてある。図１４に示すように、入力信号ＩＮ１の立ち上がりから、ＣＭＯＳインバータＩＮＶ１０３の出力である出力信号ＤＯＵＴ１（図１２）の立ち下がりまでの伝搬遅延時間は０．５４５６ｎｓ（≒５４５ｐｓ）、入力信号ＩＮ１の立ち下がりから出力信号ＤＯＵＴ１の立ち上がりまでの伝搬遅延時間は０．５２５２ｎｓ（≒５２５ｐｓ）とされる。
【００７６】
一方、図１３は、図１２の２段のインバータＩＮＶ１０１、ＩＮＶ１０２として、図８に示した本発明の実施例に係るバッファ回路１０Ａとバッファ回路１０Ｂを用いた場合の、過渡解析のシミュレーション結果の入力波形ＩＮ１と出力波形ＤＯＵＴ１を示す図である。図１２のインバータＩＮＶ１０１の入力端には、図示されないレシーバ回路（反転バッファ回路）の出力信号を受けるものとし、このレシーバ回路に入力される信号（ＩＮ１）の振幅の最小値０．２５Ｖ、最大値は１．２５Ｖであり、クロック周期ｔＣＫ＝３ｎｓ、デューティ比は、３：２であり、立ち上がり時間は０．３ｎｓとしてある。なお、初段のバッファ回路１０Ａのβｐ／βｎ（ＰＭＯＳトランジスタＰＭ１１とＮＭＯＳトランジスタＮＭ１１の利得係数βの比）は１８０／８０、２段目のバッファ回路１０Ａのβｐ／βｎ（ＰＭＯＳトランジスタＰＭ１２とＮＭＯＳトランジスタＮＭ１２の利得係数βの比）は１００／１５０としてある。入力信号ＩＮ１の立ち上がりから、出力信号ＤＯＵＴ１（図１２）の立ち下がりの伝搬遅延時間は０．４８１４ｎｓ（≒４８１ｐｓ）、入力信号ＩＮ１の立ち下がりから、出力信号ＤＯＵＴ１（図１２）の立ち上がりの伝搬遅延時間は０．８３３６ｎｓ（≒８３３ｐｓ）とされる。
【００７７】
図１３において、オフ期間は０．８４４１ｎｓ（８４４．１ｐｓ）とされる（ＤＯＵＴ１がｈｉｇｈレベルの期間）。このオフ期間において、図１２のバッファＩＮＶ１０２を構成する図８のバッファ回路１０Ｂにおいて、ＰＭＯＳトランジスタＰＭ１２がオフとされ（ＮＭＯＳトランジスタＮＭ１２もオフであり、バッファ回路１０Ｂの出力が高インピーダンス状態である）、フリップフロップを構成するインバータＩＮＶ１５の出力により、オフ状態のバッファ回路１０Ｂの出力端子ＯＵＴの電源電圧ＶＤＤ側への引き上げが行われる。この解析結果の比較により、本実施例では、レシーバ回路への入力の立ち下りから出力（ＤＯＵＴ１）の立ち上がりまでの伝搬遅延時間ｔｐＬＨは、４８１ｐｓとされ、従来のＣＭＯＳインバータで構成した場合と比べて、ｔｐＬＨを１２％程度短縮している。
【００７８】
本発明のさらに別の実施例について説明する。図１５は、本発明の第５の実施例の構成を示す図であり、図１に示した前記第１の実施例の変形例を示している。すなわち、図１５を参照すると、本発明の第５の実施例のバッファ回路は、図１において、インバータＩＮＶ１の出力とインバータＩＮＶ２の出力を入力とする２入力否定論理和回路ＮＯＲ１を、３入力否定論理和回路ＮＯＲ３に置き換えて構成されている。３入力否定論理和回路ＮＯＲ３の３つの入力端子には、インバータＩＮＶ１の出力信号と、インバータＩＮＶ２の出力信号と、バッファ回路の外部より供給される選択制御信号とがそれぞれ入力されている。これ以外の構成は、前記第１の実施例と同様である。
【００７９】
本発明の第５の実施例の動作について以下に説明する。バッファ回路を非活性化するため選択制御信号がｈｉｇｈレベルとされると、３入力否定論理和回路ＮＯＲ３の出力は、他の２つの入力信号の値によらず強制的にｌｏｗレベルとされ（他の２つの入力信号はマスクされる）、３入力否定論理和回路ＮＯＲ３の出力信号をゲートに入力とするＮＭＯＳトランジスタＮＭ１は、入力端子ＩＮに入力される信号の値のいかんによらず、オフ状態となる。このように、選択制御信号がｈｉｇｈレベルとなると、ＮＭＯＳトランジスタＮＭ１はオンしなくなるため、ノードＤはｈｉｇｈレベルに固定となる。すなわち、バッファ回路の入力端子に入力されるクロック信号の出力が停止される。
【００８０】
一方、本発明の第５の実施例において、バッファ回路を活性化するために選択制御信号がｌｏｗレベルとなると、図１を参照して説明した前記実施例と同様に動作する。すなわち、選択制御信号がｌｏｗレベルのとき、３入力否定論理和回路ＮＯＲ３は、他の２つの入力端子の値、すなわち、インバータＩＮＶ１の出力信号とインバータＩＮＶ２の出力信号の値がともにｌｏｗレベルのときに（入力端子ＩＮと出力端子ＯＵＴの信号がともにｈｉｇｈレベルのときに）、ｈｉｇｈレベルを出力し、ＮＭＯＳトランジスタＮＭ１をオン状態とし、ノードＤはｌｏｗレベルとなる。その結果、インバータＩＮＶ２の出力信号はｈｉｇｈレベルとなり、３入力否定論理和回路ＮＯＲ３はｌｏｗレベルを出力し、ＮＭＯＳトランジスタＮＭ１をオフ状態とする。入力端子ＩＮに供給される入力信号がｌｏｗレベルとなると、ＰＭＯＳトランジスタＰＭ１がオンに切り替わり、ノードＤを充電する。また、このとき、インバータＩＮＶ１の出力信号はｈｉｇｈレベルとなり、３入力否定論理和回路ＮＯＲ３はそのままｌｏｗレベルを出力し、ＮＭＯＳトランジスタＮＭ１はオフ状態とされる。このように、ＮＭＯＳトランジスタＮＭ１がオフの状態で、ＰＭＯＳトランジスタＰＭ１がオンに切り替わるため、高位側電源ＶＤＤから低位側電源ＶＳＳへの貫通電流が流れず、消費電力を低減し、出力端子を高速に充電する。このように、本発明の第５の実施例では、ｈｉｇｈレベル出力の高速性を維持しながら、クロックの供給を必要に応じて停止することができ、スタンバイモード等のパワーセーブ機能を有する半導体装置等に適用して好適とされる。
【００８１】
図１６は、本発明の第６の実施例の構成を示す図である。本発明の第６の実施例は、図５を参照して説明した前記第２の実施例の変形例である。すなわち、図１６を参照すると、本発明の第６の実施例においては、図５の２入力否定論理積回路ＮＡＮＤ１を、３入力否定論理積回路ＮＡＮＤ３に置き換えて構成したものである。３入力否定論理積回路ＮＡＮＤ３の３つの入力端子には、インバータＩＮＶ１の出力信号と、インバータＩＮＶ２の出力信号と、図１５の選択制御信号の反転信号とがそれぞれ入力される。これ以外の構成は、前記第２の実施例と同様である。なお、図１６に示す例では、選択制御信号を図１５に示したものと共通としているため、３入力否定論理積回路ＮＡＮＤ３には、選択制御信号の反転信号が入力されている。しかしながら、この選択制御信号の論理の設定は任意であり、図１６において、図１５に示した例と相違して、バッファ回路を活性化、非活性化させるための選択制御信号の論理レベルを、それぞれｈｉｇｈレベル、ｌｏｗレベルとした場合には、選択制御信号がそのまま３入力否定論理積回路ＮＡＮＤ３に入力される。
【００８２】
本発明の第６の実施例の動作について以下に説明する。バッファ回路を非活性化するために、選択制御信号がｈｉｇｈレベルとされると、３入力否定論理積回路ＮＡＮＤ３に入力される選択制御信号の反転信号はｌｏｗレベルとされ、３入力否定論理積回路ＮＡＮＤ３はｈｉｇｈレベルを出力し、ＰＭＯＳトランジスタＰＭ１をオフ状態とする。ＰＭＯＳトランジスタＰＭ１がオンしなくなるため、ノードＤはｌｏｗレベル固定となる。すなわち、バッファ回路の入力端子に入力されるクロック信号の出力が停止される。
【００８３】
一方、バッファ回路を活性化するために、選択制御信号をｌｏｗレベルとすると、図５を参照して説明した前記実施例と同様に動作する。すなわち、選択制御信号がｌｏｗレベルのとき、その反転信号を入力とする３入力否定論理積回路ＮＡＮＤ３は、他の２つの入力端子の値、すなわち、インバータＩＮＶ１の出力信号とインバータＩＮＶ２の出力信号の値がともにｈｉｇｈレベルのときに（入力端子ＩＮと出力端子ＯＵＴの信号がともにｌｏｗレベルのときに）、ｌｏｗレベルを出力し、ＰＭＯＳトランジスタＰＭをオン状態とし、ノードＤはｈｉｇｈレベルとなる。その結果、インバータＩＮＶ２の出力信号はｌｏｗレベルとなり、３入力否定論理積回路ＮＡＮＤ３はｈｉｇｈレベルを出力し、ＰＭＯＳトランジスタＰＭ１をオフ状態とする。入力端子ＩＮに供給される入力信号がｈｉｇｈレベルとなると、ＮＭＯＳトランジスタＮＭ１がオンに切り替わり、ノードＤを放電する。また、このとき、インバータＩＮＶ１の出力信号はｌｏｗレベルとなり、３入力否定論理積回路ＮＡＮＤ３はそのままｈｉｇｈレベルを出力し、ＰＭＯＳトランジスタＰＭ１はオフ状態とされる。このように、ＰＭＯＳトランジスタＰＭ１がオフの状態で、ＮＭＯＳトランジスタＮＭ１がオフからオンに切り替わるため、高位側電源ＶＤＤから低位側電源ＶＳＳへの貫通電流が流れず、消費電力を低減し、出力端子を高速に放電する。このように、この実施例においては、ｌｏｗレベル出力の高速性を維持しながら、クロックの供給を必要に応じて停止することができ、スタンバイモード等のパワーセーブ機能を有する半導体装置等に適用して好適とされる。なお、図１５と図１６に示した、本発明の第５及び第６の実施例の構成のＮＯＲ３，ＮＡＮＤ３のいずれか一方又は双方を、図８のバッファ回路１０Ａ、１０Ｂのいずれか一方又は双方に適用してもよいことは勿論である。また、図９に示した２入力否定論理和回路ＮＯＲ１を、選択制御信号をさらに入力する３入力否定論理和回路で置き換えた構成としてもよいことは勿論である。
【００８４】
以上、本発明を上記各実施例に即して説明したが、本発明は、上記実施例の構成に限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００８５】
【発明の効果】
以上説明したように、本発明に係るバッファ回路によれば、信号の伝搬遅延時間を短縮している。かかる本発明に係るバッファ回路によれば、クロック経路に遅延調整用のバッファを挿入した場合に、遅延調整用のバッファがクロック供給先へのタイミング余裕に与える影響を緩和しており、半導体集積回路に搭載されるバッファツリー等に用いて好適とされる。さらに、本発明に係るバッファ回路によれば、信号の遅延時間の短縮を維持しながら、活性化／非活性化を制御する制御信号に基づき、信号の伝搬、停止を制御することができる、という効果を奏するものであり、パワーセーブ機能等を備えた高速半導体装置のバッファツリー回路に適用して好適とされる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第１の実施例の入出力動作を説明するための波形図である。
【図３】本発明の第１の実施例の概要を説明するため入力信号と出力信号のタイミング図である。
【図４】本発明の第１の実施例の動作の一例を説明するためのタイミング図である。
【図５】本発明の第２の実施例の構成を示す図である。
【図６】本発明の第２の実施例の動作の概要を説明するための入力信号と出力信号のタイミング図である。
【図７】本発明の第２の実施例の動作の一例を説明するためのタイミング図である。
【図８】本発明の第３の実施例の構成を示す図である。
【図９】本発明の第４の実施例の構成を示す図である。
【図１０】本発明の第４の実施例の動作の一例を説明するためのタイミング図である。
【図１１】本発明の第４の実施例の遅延回路の構成の一例を示す図である。
【図１２】本発明の実施例のバッファ回路が適用されるクロックツリーの構成を示す図である。
【図１３】本発明の第３の実施例を用いたクロックツリーバッファの過渡解析のシミュレーション結果の一例を示す図である。
【図１４】比較例としてＣＭＯＳインバータを用いたクロックツリーバッファの過渡解析のシミュレーション結果の一例を示す図である。
【図１５】本発明の第５の実施例の構成を示す図である。
【図１６】本発明の第６の実施例の構成を示す図である。
【符号の説明】
１０Ａ、１０Ｂ バッファ回路
１００ 遅延回路
１０１ 可変遅延回路
１０２ 位相検出回路
１０３ 遅延（ディレイ）レプリカ
【発明の属する技術分野】
本発明は、バッファ回路に関し、特に、クロック信号を駆動するバッファに適用して好適なバッファ回路及び半導体集積回路に関する。
【０００２】
【従来の技術】
近時、高速ＣＭＯＳ回路等の半導体集積回路において、動作周波数の高速化が進み１クロックサイクルが短縮している。また高集積化・高機能化により、半導体集積回路内のクロック配線も長くなる。クロックの遷移でデータをサンプルするラッチ、レジスタ等のクロック同期回路を具備する半導体集積回路において、クロック入力端子あるいは内部クロック生成回路等のクロック供給元から各クロック同期回路への遅延を一致させてクロック分配する手法として、図１２に示すように、クロック伝搬経路に、クロックバッファ回路（「ＣＴＳ（Ｃｌｏｃｋ ＴｒｅｅＳｙｎｔｈｅｓｉｓ）バッファ回路」ともいう）ＩＮＶ１０１〜ＩＮＶ１１７をツリー状に配置するクロックツリー方式が用いられている。従来のクロックバッファ回路は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとから構成される。クロックバッファ回路をＣＭＯＳインバータで構成した場合、高位側電源と低位側電源間に直列形態に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタの共通接続されたゲートに入力信号が供給され、ＰＭＯＳトランジスタのドレインとＮＭＯＳトランジスタのドレインの接続点からクロックバッファ回路の出力信号が出力される。ＰＭＯＳトランジスタを駆動してｈｉｇｈレベルの出力を高速化する場合、ＰＭＯＳトランジスタのサイズを大とし、ＮＭＯＳトランジスタのサイズを小とし、したがってβｐ／βｎ比を大として高速化を図ることになる。ここで、βｐ／βｎ比は、ＣＭＯＳインバータを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタの利得係数βの比である。このβは、（με／ｔＯＸ）（Ｗ／Ｌ）で与えられる（ただし、μはキャリアの移動度、εはゲート絶縁膜の誘電率、ｔＯＸはゲート絶縁膜の膜厚、Ｗはチャネル幅、Ｌはチャネル長である）。しかしながら、βｐ／βｎ比によって高速化を図る場合、セルサイズの制約等から、ＮＭＯＳトランジスタのサイズを特段に小としなければならず、ｌｏｗレベル側への出力波形の立ち下りが鈍くなる。また、ＮＭＯＳトランジスタのサイズを小とすることでβｐ／βｎ比を大とする場合、製造ばらつきの感度を大とすることになり、動作マージンを極端に悪化させてしまうことにもなる。
【０００３】
なお、動作を高速化するバッファ回路に関する刊行物として、例えば特開平８−３２１７６８号公報には、ｐＭＩＳトランジスタよりなる充電回路と、ｎＭＩＳトランジスタよりなる放電回路とが直列に接続され、ｐＭＩＳトランジスタのゲートには、入力信号の立ち上がりエッジを検出する立ち上がりエッジ検出回路の出力が入力され、ｎＭＩＳトランジスタのゲートには、入力信号の立ち下がりエッジを検出する立ち下がりエッジ回路の出力が入力され、入力信号を入力する非反転ゲートの出力がｐＭＩＳトランジスタとｎＭＩＳトランジスタの接続点に接続され、ｐＭＩＳトランジスタとｎＭＩＳトランジスタは一方がオンのとき他方はオフとされ貫通電流が流れず高速動作を可能とした構成のバッファ回路が開示されている。上記刊行物記載のバッファ回路においては、入力端子とｐＭＩＳトランジスタのゲートとの間、及び、入力端子とｎＭＩＳトランジスタのゲートとの間にともにエッジ検出回路が挿入されており、エッジ検出回路の遅延時間分、出力信号の立ち上がり及び立ち下がりの双方の遷移で遅延が生じることになり、高速バッファ回路には向かない。すなわち、上記刊行物記載のバッファ回路では、例えばラッチ、レジスタ等のクロック同期回路が、クロック信号の立ち上がりエッジ又は立ち下がりエッジの一方のエッジのみを用いてサンプリングする場合に、使用する方のクロックのエッジも、使用しない方のエッジと同様に遅延させている。
【０００４】
【発明が解決しようとする課題】
遅延調整のためにクロック経路に挿入されるバッファ回路において、バッファ回路１段あたりの伝搬遅延時間が長いと、クロック供給元からクロック供給先まで複数段のバッファ回路が挿入された場合、複数段分の遅延が、クロック供給先であるラッチあるいはレジスタ等のクロック同期回路における動作タイミングに与える影響が大となる。例えば動作周波数が１００ＭＨｚを超えるＣＭＯＳ回路等では１クロックサイクル（ｔＣＫ）は１０ナノ秒未満となり、クロックツリーのそれぞれに、遅延調整用のバッファが、図１２に示すように４段挿入されており、バッファ１段あたりの伝搬遅延時間を概略６００ｐｓとすると、遅延調整用のバッファによって２．４ｎｓが費やされており、クロック供給先であるラッチあるいはレジスタ等のタイミングの余裕がなくなる。
【０００５】
このように、クロックの供給を受けて動作するラッチあるいはレジスタにおけるセットアップタイム、ホールドタイムを十分に確保し、動作を保証するためにも、遅延調整用のバッファ回路の遅延時間は、短い方が好ましい。
【０００６】
したがって、本発明の主たる目的は、遅延時間の短縮を図るバッファ回路及び該バッファ回路を用いた半導体集積回路を提供することにある。
【０００７】
【課題を解決するための手段】
前記目的を達成する本発明は、入力端子から入力する入力信号と出力信号を出力する出力端子を有するバッファ回路において、互いに異なる電源電圧の第１の電源と第２の電源との間に直列形態に接続され、制御端子にそれぞれ供給される信号に基づきオン及びオフが制御される第１のトランジスタと第２のトランジスタとを備え、前記第１のトランジスタと前記第２のトランジスタとの接続ノードが、前記バッファ回路の出力端子に接続されており、前記第１のトランジスタは、その制御端子が前記バッファ回路の入力端子に接続されており、前記バッファ回路の入力端子に供給される入力信号を受け取る入力端子を少なくとも備え、前記第２のトランジスタの制御端子へ供給される信号を出力端子より出力する制御回路であって、前記入力信号が前記第２の電源電圧に対応する第２の論理レベルのとき前記第２のトランジスタをオフ状態とし、前記入力信号が前記第２の論理レベルから、前記第１の電源電圧に対応する第１の論理レベルに切り替わると、前記第２のトランジスタをオン状態として、前記バッファ回路の出力端子の出力信号電圧を前記第２の電源電圧側に遷移させ、その後、前記入力信号が前記第１の論理レベルから前記第２の論理レベルへ遷移する前に、前記第２のトランジスタをオフ状態に設定し、前記入力信号が前記第１の論理レベルから前記第２の論理レベルへ遷移して、前記第１のトランジスタがオフ状態からオンへ遷移するときには、前記第２のトランジスタがオフ状態に保たれているように制御する制御回路を備えている。
【０００８】
本発明においては、前記第１のトランジスタの前記制御端子に入力される前記入力信号が、前記第１の論理レベルから前記第２の論理レベルへ遷移するとき、前記第１のトランジスタの前記制御端子に入力される信号電圧と前記第１の電源電圧との差電圧の大きさが前記第１のトランジスタのしきい値電圧の大きさを超えた場合に、前記第１のトランジスタがオンし、その際、前記第２のトランジスタはオフ状態に保持されており、前記バッファ回路の出力端子の出力信号電圧の前記第１の電源電圧側への遷移が開始される。
【０００９】
本発明においては、前記制御回路が、前記バッファ回路の入力端子に入力される入力信号と、前記バッファ回路の出力端子から出力される出力信号との論理演算結果に基づき前記第２のトランジスタの制御端子に供給される信号を生成する論理回路を備え、前記論理回路は、前記バッファ回路の入力端子に入力される入力信号が前記第１の論理レベルであり、且つ、前記バッファ回路の出力端子から出力される出力信号が前記第１の論理レベルであるときに、前記第２のトランジスタをオン状態とする論理レベルの信号を生成して前記第２のトランジスタの制御端子に供給し、前記第２のトランジスタがオンし、前記バッファ回路の出力端子から出力される出力信号が前記第２の論理レベルとなったときに、前記第２のトランジスタをオフ状態とする論理レベルの信号を生成して前記第２のトランジスタの制御端子に供給する回路構成とされている。
【００１０】
本発明においては、前記バッファ回路の出力端子に、入力端子が接続され、前記バッファ回路の出力信号の論理レベルを記憶保持し、出力端子から記憶保持している信号を出力するフリップフロップ回路を備え、前記フリップフロップ回路の出力端子は、前記バッファ回路の出力端子に接続されている。
【００１１】
本発明においては、前記制御回路が、前記バッファ回路の入力端子に供給される入力信号を受け取る入力端子と、前記入力信号を反転した信号を出力する出力端子を有するインバータと、前記フリップフロップ回路に記憶保持されている、前記バッファ回路の出力端子の出力信号の論理レベルを反転した信号と、前記インバータからの出力信号とを２つの入力端子から入力し、前記２つの入力端子から入力される信号が、ともに、前記第２の論理レベルのときに、前記第２のトランジスタをオン状態とする論理レベルの信号を、出力端子から前記第２のトランジスタの制御端子に出力する論理回路とを備えている。
【００１２】
本発明は、別のアスペクトにおいて、前記制御回路が、前記バッファ回路の活性化と非活性化を制御する選択制御信号を入力し、前記選択制御信号が前記バッファ回路の非活性化を指示する値のとき、前記第２のトランジスタをオフ状態とする論理レベルの信号を出力する手段を備え、バッファ回路の活性化、非活性化を制御自在とした構成としてもよい。以下の説明からも明らかとされるように、上記目的は、特許請求の範囲の各請求項の本発明によっても同様にして達成される。
【００１３】
【発明の実施の形態】
本発明の実施の形態について以下に説明する。本発明に係るバッファ回路は、その一実施の形態において、第１の電源を高位側電源（ＶＤＤ）とし、第２の電源を低位側電源（ＶＳＳ）とし、第１の電源と第２の電源の間に直列形態に接続された第１、及び第２のトランジスタ（ＰＭ１、ＮＭ１）を備え、第１のトランジスタと第２のトランジスタの接続ノードを、バッファ回路の出力端子（ＯＵＴ）としている。第１のトランジスタ（ＰＭ１）は、その制御端子が、バッファ回路の入力端子（ＩＮ）に接続されており、この入力端子（ＩＮ）に入力される信号が、第１の電源電圧（ＶＤＤ）に対応する第１の論理レベル（ｈｉｇｈ）のときオフ状態とされ、第２の電源電圧（ＶＳＳ）に対応する第２の論理レベル（ｌｏｗ）のとき、オン状態とされる。第１のトランジスタ（ＰＭ１）は、その制御端子に入力される信号電圧（ＶＩＮ）と第１の電源電圧（ＶＤＤ）との差電圧の大きさ（＝｜ＶＩＮ−ＶＤＤ｜）が、第１のトランジスタ（ＰＭ１）のしきい値電圧の大きさ｜Ｖｔｐ｜を超える場合に、オンして、バッファ回路の出力端子（ＯＵＴ）の出力信号電圧を第１の電源電圧（ＶＤＤ）側に遷移させる。
【００１４】
バッファ回路の入力端子（ＩＮ）に供給される入力信号の第１の論理レベルから第２の論理レベルへ変化したときに、該入力信号を制御端子に受ける第１のトランジスタ（ＰＭ１）がオフ状態からオンへ切り替わる時点で、第２のトランジスタ（ＮＭ１）が、オフ状態に保たれているように制御を行う制御回路を有することは、本発明の主たる特徴の１つをなしている。
【００１５】
より詳細には、この制御回路は、バッファ回路の入力端子（ＩＮ）に入力される入力信号を受け、第２のトランジスタ（ＮＭ１）の制御端子へ供給される信号を出力する制御回路であって、入力信号が第２の論理レベル（ｌｏｗ）のとき、第２のトランジスタ（ＮＭ１）をオフ状態とする論理レベルの信号を、第２のトランジスタ（ＮＭ１）の制御端子へ供給し、入力信号が第１の論理レベル（ｈｉｇｈ）のとき第２のトランジスタ（ＮＭ１）をオン状態として、バッファ回路の出力端子（ＯＵＴ）の電圧を、第２の電源電圧（ＶＳＳ）側に遷移させ、その後、入力信号が第１の論理レベルから第２の論理レベルへ遷移する前に、第２のトランジスタ（ＮＭ１）をオフ状態に設定する信号を、第２のトランジスタ（ＮＭ１）の制御端子へ供給する制御を行う。
【００１６】
かかる構成の本発明の実施の形態においては、バッファ回路の入力端子（ＩＮ）に供給される入力信号電圧（ＶＩＮ）が、第１の電源電圧（ＶＤＤ）から遷移して、ＶＤＤ−｜Ｖｔｐ｜以下となり、第１のトランジスタ（ＰＭ１）がオフ状態からオンへ切り替わる時点で、第２のトランジスタ（ＮＭ１）はオフ状態に保たれており、第１のトランジスタ（ＰＭ１）がオンした時点でも第１の電源（ＶＤＤ）から第２の電源（ＶＳＳ）への貫通電流（ｓｈｏｒｔ−ｃｕｔ ｃｕｒｒｅｎｔ）は全く流れない。そして、この状態で、第１のトランジスタ（ＰＭ１）のドレイン電流による出力端子（ＯＵＴ）の充電が開始される。このため、入力信号の立ち下がり（ｈｉｇｈレベルからｌｏｗレベルへの遷移）から、バッファ回路の出力信号の立ち上がり（ｌｏｗレベルからｈｉｇｈレベルへの遷移）までの伝搬遅延時間ｔｐＬＨを、第１のトランジスタ（ＰＭ１）と第２のトランジスタ（ＮＭ１）で構成した通常のＣＭＯＳインバータ構成のバッファ回路よりも、短縮している。
【００１７】
また、この実施の形態において、バッファ回路の入力端子（ＩＮ）からみた入力負荷（ゲート容量）としては、実質的に、第１のトランジスタ（ＰＭ１）の制御端子の入力負荷（ゲート容量）しか見えない。すなわち、第２のトランジスタ（ＮＭ１）のオン、オフを制御する信号を生成する制御回路において、バッファ回路の入力端子（ＩＮ）に入力される入力信号を受ける回路（例えば図１のインバータＩＮＶ１）の入力負荷（ゲート容量）は、第１のトランジスタ（ＰＭ１）の制御端子の入力負荷と比較して大幅に小さい。このため、バッファ回路の入力端子（ＩＮ）に印加される入力信号の立ち下がり時間も短縮され、結果として、バッファ回路の伝搬遅延時間ｔｐＬＨの高速化に貢献している。
【００１８】
一般に、重い負荷を駆動するバッファ回路においては、その電流駆動能力を大とするため、出力トランジスタのゲート幅（Ｗ）は大きく設定されており、このため、バッファ回路の入力負荷（ゲート容量）は大となる。通常のＣＭＯＳインバータのように、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートを、バッファ回路の入力端子（ＩＮ）に共通接続した場合、入力端子（ＩＮ）からみて、２つのトランジスタのゲート容量が並列接続されており、その入力負荷容量は、本実施の形態の場合の２倍近くとなる。
【００１９】
本実施の形態において、第２のトランジスタ（ＮＭ１）は、バッファ回路の入力端子（ＩＮ）からの入力信号が、第２の論理レベル（ｌｏｗ）から第１の論理レベル（ｈｉｇｈ）に遷移した時点でオンする。バッファ回路の入力端子（ＩＮ）の入力信号が第２の論理レベルのとき、第１のトランジスタ（ＰＭ１）はオン状態であり、入力信号が第２の論理レベル（ｌｏｗ）から第１の論理レベル（ｈｉｇｈ）へ遷移したとき、第２のトランジスタ（ＮＭ１）のオン、オフを制御する制御回路の遅延時間分遅れて、第２のトランジスタ（ＮＭ１）の制御信号に第１の論理レベル（ｈｉｇｈ）が供給され、第２のトランジスタ（ＮＭ１）がオンする。このとき、バッファ回路の入力端子（ＩＮ）からは第１の論理レベル（ｈｉｇｈ）が第１のトランジスタ（ＰＭ１）の制御端子に供給されており、第１のトランジスタ（ＰＭ１）はオフ状態とされており、よって、第２のトランジスタ（ＮＭ１）がオフ状態からオンへの切替時に、第１の電源（ＶＤＤ）から第２の電源（ＶＳＳ）への貫通電流は流れず、消費電力の低減が図られている。また、第２のトランジスタ（ＮＭ１）がオンする場合に、貫通電流が流れないことから、バッファ回路の出力端子の出力信号の立ち下がり時間の短縮化が図られている。
【００２０】
この実施の形態において、バッファ回路の入力端子（ＩＮ）に入力される入力信号の第２の論理レベル（ｌｏｗ）から第１の論理レベル（ｈｉｇｈ）への立ち上がり遷移に対するバッファ回路の出力端子（ＯＵＴ）の信号の第１の論理レベル（ｈｉｇｈ）から第２の論理レベル（ｌｏｗ）の伝搬遅延時間遷移ｔｐＨＬについては、前述したｔｐＬＨ（入力信号の立ち下がり遷移に対応するバッファ回路の出力端子（ＯＵＴ）の信号の立ち上がり遷移までの伝搬遅延時間）のような、遷移開始の高速化による短縮化は行われない。すなわち、入力信号が制御回路を通過する遅延時間分遅れて、バッファ回路の出力端子（ＯＵＴ）の信号の第１の論理レベル（ｈｉｇｈ）から第２の論理レベル（ｌｏｗ）への立ち下がりが行われる。
【００２１】
バッファ回路の入力端子（ＩＮ）に入力される入力信号が、第２の論理レベル（ｌｏｗ）から第１の論理レベル（ｈｉｇｈ）へ遷移したとき、第１のトランジスタ（ＰＭ１）は、オフに切り替わり、第２のトランジスタ（ＮＭ１）は、制御回路の遅延時間分遅れて一旦オンとされ、出力端子（ＯＵＴ）の信号電圧は、第１の電源電圧（ＶＤＤ）から第２の電源電圧（ＶＳＳ）に対応する第２の論理レベルとされる。その後、第２のトランジスタ（ＮＭ１）の制御端子には、第２の論理レベル（ｌｏｗ）が供給され、第１、第２のトランジスタがともにオフ状態となり、バッファ回路の出力端子は高インピーダンス状態となる。
【００２２】
このとき、バッファ回路の出力端子（ＯＵＴ）に接続されたフリップフロップ回路は、入力端子と出力端子が相互に接続された２つのインバータ（ＩＮＶ２、ＩＮＶ３）よりなり、バッファ回路の出力端子（ＯＵＴ）が高インピーダンス状態となる直前のバッファ回路の出力端子（ＯＵＴ）の論理レベルを記憶保持しており、高インピーダンス状態のバッファ回路の出力端子（ＯＵＴ）は、フリップフロップの出力段のインバータ（ＩＮＶ３）が出力する論理レベルに設定される。すなわち、バッファ回路の入力端子（ＩＮ）に入力される入力信号が第２の論理レベル（ｌｏｗ）から第１の論理レベル（ｈｉｇｈ）へ遷移したとき、第２のトランジスタ（ＮＭ１）を一旦オンとしたのち、入力信号が第１の論理レベル（ｈｉｇｈ）から第２の論理レベル（ｌｏｗ）へ変化する前に途中で、第２のトランジスタ（ＮＭ１）をオフ状態としても、バッファ回路の出力端子（ＯＵＴ）の電圧は、本来の論理レベルにまで、フリップフロップの出力段のインバータ（ＩＮＶ３）の出力端子を介して引き上げ又は引き下げられる。すなわち、この実施の形態においては、バッファ回路の出力端子を高インピーダンス状態に保持しても、その出力電圧が、第１の論理レベル（ｈｉｇｈ：ＶＯＨ）と第２の論理レベル（ｌｏｗ：ＶＯＬ）の間の中間電圧にとどまるようなことや、本来の論理レベルとは、異なった論理レベルに設定されることは回避される。
【００２３】
本発明の別の実施の形態として、上記した一実施の形態のバッファ回路において、第１の電源を、低位側電源（ＶＳＳ）とし、第２の電源を、高位側電源（ＶＤＤ）とし、したがって、第１の電源電圧に対応する第１の論理レベルをｌｏｗ、第２の電源電圧に対応する第２の論理レベルをｈｉｇｈに置き換えた構成としてもよい。この別の実施の形態においては、第１の電源（ＶＳＳ）と第２の電源（ＶＤＤ）の間に直列形態に接続された２つのトランジスタ（ＰＭ１、ＮＭ１）について、制御回路でオン及びオフが切り替え制御されるトランジスタを、トランジスタ（ＰＭ２）に入れ替え、バッファ回路の入力端子（ＩＮ）に供給される入力信号の立ち上がりから、バッファ回路の出力端子（ＯＵＴ）の出力信号の立ち下がりの伝搬遅延時間ｔｐＨＬが高速化される構成とされる。すなわち、この別の実施の形態では、バッファ回路の入力端子（ＩＮ）に制御端子が直接接続される第１のトランジスタは、図５のＮＭ１とされ、制御回路から制御端子に入力される信号でオン・オフが制御される第２のトランジスタは、図５のＰＭ１とされ、図１を参照して説明した前記した実施の形態と入れ替わっている。以下、図５を参照して、本発明の別の実施の形態について説明する。
【００２４】
すなわち、第１の電源（ＶＳＳ）と第２の電源（ＶＤＤ）との間に直列形態に接続された第１、及び第２のトランジスタ（ＮＭ１、ＰＭ１）を備え、第１のトランジスタと第２のトランジスタの出力の接続ノードを、バッファ回路の出力端子（ＯＵＴ）としており、第１のトランジスタ（ＮＭ１）はバッファ回路の入力端子（ＩＮ）に、その制御端子が接続されている。第１のトランジスタ（ＮＭ１）は、その制御端子に入力される信号電圧（ＶＩＮ）と第１の電源電圧（ＶＳＳ）との差電圧ＶＩＮ−ＶＳＳが、第１のトランジスタ（ＮＭ１）のしきい値（Ｖｔｎ）を超える場合にオンして、バッファ回路の出力端子（ＯＵＴ）を、第１の電源電圧（ＶＳＳ）側に遷移させる。そして、第１のトランジスタ（ＮＭ１）がオフ状態からオンへ切り替わる時点では、第２のトランジスタ（ＰＭ１）はオフ状態に保たれているように制御する制御回路を有することは、本発明の別の実施の形態においてもその主たる特徴の１つをなしている。
【００２５】
この制御回路は、バッファ回路の入力端子（ＩＮ）に供給される入力信号を受け、第２のトランジスタ（ＰＭ１）の制御端子へ供給される信号を出力する制御回路であって、入力信号が、第２の電源電圧（ＶＤＤ）に対応する第２の論理レベル（ｈｉｇｈ）のとき、第２のトランジスタ（ＰＭ１）をオフ状態とする信号を第２のトランジスタ（ＰＭ１）の制御端子へ供給し、入力信号が、第１の電源電圧（ＶＳＳ）に対応する第１の論理レベル（ｌｏｗ）のとき、第２のトランジスタ（ＰＭ１）をオン状態として、バッファ回路の出力端子（ＯＵＴ）の電圧を、第２の電源電圧（ＶＤＤ）側に遷移させた後、第２のトランジスタ（ＰＭ１）をオフさせるように、第２のトランジスタ（ＰＭ１）の制御端子に供給する信号を設定する。
【００２６】
かかる構成の本発明の別の実施の形態においては、バッファ回路の入力端子（ＩＮ）に入力される入力信号が第１の論理レベル（ｌｏｗ）から第２の論理レベル（ｈｉｇｈ）へ遷移し、第１のトランジスタ（ＮＭ１）がオフからオンへ切り替わる時点では、第２のトランジスタ（ＰＭ１）は、オフ状態に保たれており、第１のトランジスタ（ＮＭ１）がオンする時点でも電源（ＶＤＤ）から電源（ＶＳＳ）への貫通電流は全く流れず、オン状態の第１のトランジスタ（ＮＭ１）を介して出力端子（ＯＵＴ）が放電されるため、入力信号の立ち下がり（ｈｉｇｈレベルへの遷移）から、バッファ回路の出力信号の立ち下がり（ｌｏｗレベルへの遷移）までの伝搬遅延時間ｔｐＨＬを短縮している。
【００２７】
また、この別の実施の形態において、入力端子側からみた入力負荷として、第１のトランジスタ（ＮＭ１）の制御端子の入力負荷（ゲート容量負荷）しか見えないため、バッファ回路の入力端子（ＩＮ）の入力信号の立ち下がり時間も短縮され、バッファ回路の伝搬遅延時間ｔｐＨＬの高速化に貢献する。この実施の形態において、第２のトランジスタ（ＰＭ１）は、バッファ回路の入力端子（ＩＮ）からの入力信号が、第２の論理レベル（ｈｉｇｈ）から第１の論理レベル（ｌｏｗ）に遷移した時点でオンする。バッファ回路の入力端子（ＩＮ）からの入力信号が第２の論理レベル（ｈｉｇｈ）のとき、第１のトランジスタ（ＮＭ１）はオン状態であり、入力信号が第２の論理レベル（ｈｉｇｈ）から第１の論理レベル（ｌｏｗ）へ遷移したとき、第２のトランジスタ（ＰＭ１）のオン、オフを制御する制御回路の遅延時間分遅れて、第２のトランジスタ（ＰＭ１）の制御信号に、第１の論理レベル（ｌｏｗ）が供給され、第２のトランジスタ（ＰＭ１）がオンする。このとき、バッファ回路の入力端子（ＩＮ）からは、第１の論理レベル（ｌｏｗ）が第１のトランジスタ（ＮＭ１）の制御端子に供給されており、第１のトランジスタ（ＮＭ１）はオフ状態とされており、よって、第２のトランジスタ（ＰＭ１）がオフからオンへの遷移時に、電源（ＶＤＤ）から電源（ＶＳＳ）への貫通電流は流れず、消費電力を低減している。
【００２８】
この別の実施の形態において、バッファ回路の入力端子（ＩＮ）に供給される入力信号の第２の論理レベル（ｈｉｇｈ）から第１の論理レベル（ｌｏｗ）への遷移に対して、制御回路の遅延時間分遅れて、第２のトランジスタ（ＰＭ１）がオンし、バッファ回路の出力端子（ＯＵＴ）の信号が第１の論理レベル（ｌｏｗ）から第２の論理レベル（ｈｉｇｈ）へ遷移する。入力信号が第２の論理レベル（ｈｉｇｈ）から第１の論理レベル（ｌｏｗ）へ遷移したとき、第１のトランジスタ（ＮＭ１）はオフ、第２のトランジスタ（ＰＭ１）はオンとされ、出力端子（ＯＵＴ）は、第１の論理レベルから第２の論理レベルとされる。その後、入力信号が第１の論理レベル（ｌｏｗ）から第２の論理レベル（ｈｉｇｈ）へ遷移する前に、第２のトランジスタ（ＰＭ１）の制御端子には、制御回路から、第２の論理レベル（ｈｉｇｈ）が供給され、第１、第２のトランジスタ（ＮＭ１、ＰＭ１）がともにオフ状態となり、バッファ回路の出力端子は高インピーダンス状態となる。このとき、バッファ回路の出力端子に接続されたフリップフロップ回路（入力端子と出力端子が相互に接続されているインバータＩＮＶ２、ＩＮＶ３）は、バッファ回路の出力端子が高インピーダンス状態となる直前のバッファ回路の出力端子の論理レベルを保持出力しており、高インピーダンス状態のバッファ回路の出力端子は、フリップフロップの出力（インバータＩＮＶ３の出力）により、バッファ回路が、本来出力すべき論理レベルに対応した電圧に設定される。
【００２９】
本発明の別の実施の形態において、制御回路は、バッファ回路の入力端子に供給される入力信号を受け取る入力端子と、前記入力信号を反転した信号を出力する出力端子を有するインバータ（ＩＮＶ１）を備え、フリップフロップ回路を構成するインバータ（ＩＮＶ２）の出力と、インバータ（ＩＮＶ１）の出力と、インバータ（ＩＮＶ２）の出力と、前記バッファ回路の活性化と非活性化を制御する選択制御信号又はその反転信号を、３つの入力端子からそれぞれ入力し、前記選択制御信号が、前記バッファ回路の活性化を指示する値とされており、前記３つの入力端子から入力される信号がともに、前記第２の論理レベルのときに、前記第２のトランジスタ（ＮＭ１）をオン状態とする論理レベルの信号を、出力端子から前記第２のトランジスタの制御端子に出力し、前記選択制御信号が前記バッファ回路の非活性化を指示しているときには、他の２つの入力信号の値によらず、前記第２のトランジスタをオフ状態とする論理レベルの信号を、出力端子から前記第２のトランジスタの制御端子に出力する論理回路（ＮＯＲ３）と、を備えている。かかる構成の本発明によれば、ｈｉｇｈレベル出力の高速性を維持しながら、クロックの供給・停止を制御することができる。なお、本発明において、上記した各実施の形態のバッファ回路を組合せた構成としてもよいことは勿論である。
【００３０】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。図１は、本発明の一実施例のバッファ回路の構成を示す図である。図１を参照すると、この実施例のバッファ回路は、ＣＭＯＳプロセスで構成されており、入力端子ＩＮに供給される入力信号を受け、該入力信号を反転した信号を出力端子ＯＵＴから出力する反転バッファ回路であり、高位側電源ＶＤＤにソースが接続されたＰチャネルＭＯＳトランジスタ（「ＰＭＯＳトランジスタ」という）ＰＭ１と、ソースが低位側電源ＶＳＳに接続されたＮチャネルＭＯＳトランジスタ（「ＮＭＯＳトランジスタ」という）ＮＭ１を備え、ＰＭＯＳトランジスタＰＭ１のドレインとＮＭＯＳトランジスタＮＭ１のドレインの接続ノードを、バッファ回路の出力端子ＯＵＴとしている。
【００３１】
ＰＭＯＳトランジスタＰＭ１は、バッファ回路の入力端子ＩＮにゲートが接続されており、入力端子ＩＮに供給される入力信号がｈｉｇｈ（高）レベルのときオフ状態とされ、入力信号電圧が下がり、電源電圧ＶＤＤからしきい値電圧の絶対値｜Ｖｔｐ｜を差し引いた値、ＶＤＤ−｜Ｖｔｐ｜以下になったときオンして、出力端子ＯＵＴを電源ＶＤＤから充電して、電源電圧ＶＤＤ側に遷移させる。
すなわち、出力信号がｌｏｗレベルからｈｉｇｈレベルに立ち上がる。
【００３２】
バッファ回路の入力端子ＩＮと、ＮＭＯＳトランジスタＮＭ１のゲートの間には、インバータＩＮＶ１と、インバータＩＮＶ１の出力を一の入力端子から入力する否定論理和回路ＮＯＲ１とが挿入されており、これらは、ＮＭＯＳトランジスタＮＭ１のゲートに供給する信号を生成して出力する制御回路を構成している。
【００３３】
この制御回路は、入力端子ＩＮの入力信号がｌｏｗ（低）レベルのとき、ＮＭＯＳトランジスタＮＭ１をオフ状態とし、入力信号がｈｉｇｈレベルに遷移した場合、ＮＭＯＳトランジスタＮＭ１をオン状態として、出力端子ＯＵＴの電荷をＶＳＳ側に放電して、出力端子ＯＵＴの電圧を電源電圧ＶＳＳ側に遷移させ、その後、入力信号がｈｉｇｈレベルからｌｏｗレベルへ立ち下がり遷移する前の時点で、ＮＭＯＳトランジスタＮＭ１のゲートをｌｏｗレベルに設定することで、入力信号がｈｉｇｈからｌｏｗへ遷移し、ＰＭＯＳトランジスタＰＭ１がオフ状態からオンへ切り替わる時点では、ＮＭＯＳトランジスタＮＭ１はオフ状態に保たれる。
【００３４】
これにより、本実施例では、入力信号の立ち下がり遷移により、ＰＭＯＳトランジスタＰＭ１がオフ状態からオン状態に切り替わるとき、電源ＶＤＤから電源ＶＳＳ側への貫通電流は流れない。
【００３５】
図１を参照すると、ＰＭＯＳトランジスタＰＭ１のドレインとＮＭＯＳトランジスタＮＭ１のドレインの接続点は、バッファ回路の出力端子ＯＵＴに接続されるとともに、インバータＩＮＶ２の入力端子とインバータＩＮＶ３の出力端子とに接続されており、インバータＩＮＶ２の出力端子はインバータＩＮＶ３の入力端子に接続されており、インバータＩＮＶ２とＩＮＶ３はフリップフロップをなしており、バッファ回路の出力端子ＯＵＴの論理値を記憶保持する。
【００３６】
そして、入力端子ＩＮに入力端子が接続されているインバータＩＮＶ１の出力端子と、インバータＩＮＶ２の出力端子は２入力の否定論理和回路ＮＯＲ１の入力端子に接続されており、否定論理和回路ＮＯＲ１の出力端子がＮＭＯＳトランジスタＮＭ１のゲートに接続されている。
【００３７】
図２は、本発明の第１の実施例の動作を説明するための波形図である。図２を参照すると、入力端子ＩＮの入力信号電圧ＶＩＮが、ＶＤＤ−｜Ｖｔｐ｜（ただし、ＶｔｐはＰＭＯＳトランジスタＰＭ１のしきい値電圧）以下となった時点（ｔ０）で、出力端子ＯＵＴの出力信号電圧ＶＯＵＴは立ち上がる。
【００３８】
これに対して、電源ＶＤＤとＶＳＳ間に直列に接続され、入力信号をゲートに共通に入力し、ドレイン同士の接続点が出力端子に接続されるＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるＣＭＯＳインバータ（比較例）においては、入力信号電圧ＶＩＮがＶＤＤ−｜Ｖｔｐ｜以下に遷移すると、ＰＭＯＳトランジスタはオンするが、その際、ＮＭＯＳトランジスタもオンしており、電源ＶＤＤから、オン状態のＰＭＯＳトランジスタとＮＭＯＳトランジスタを通して、電源ＶＳＳヘの貫通電流が流れる。ＮＭＯＳトランジスタは、入力信号電圧がＶｔｎ（ただし、ＶｎはＮＭＯＳトランジスタのしきい値電圧）を下まわると、オフし、貫通電流は、入力信号電圧が、ＶＤＤ−｜Ｖｔｐ｜とＶｔｎの間にある期間、電源ＶＤＤからＶＳＳヘ貫通電流が流れる。すなわち、ＣＭＯＳインバータへの入力信号がｈｉｇｈからｌｏｗへ遷移した際に、その立ち上がり開始時間は、図２に破線（比較例）で示すように、本発明の実施例よりも遅れる。
【００３９】
このように、本発明は、入力信号のｈｉｇｈからｌｏｗへの遷移から出力信号のｌｏｗからｈｉｇｈへの伝搬遅延時間ｔｐＬＨを、ＣＭＯＳインバータよりも高速化している。
【００４０】
ＣＭＯＳインバータにおいては、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートの負荷容量の並列容量を駆動することが必要とされている。これに対して、本発明においては、入力端子ＩＮからみえるゲート負荷としては、バッファ回路のＰＭＯＳトランジスタのゲートの容量だけである。すなわち、インバータＩＮＶ１は、ＮＯＲ１へ入力する信号を作成するためのものでよく、ＰＭＯＳトランジスタＰＭ１、ＮＭＯＳトランジスタＮＭ１のようにクロック配線等の負荷を駆動するものでないため、インバータＩＮＶ１の素子のサイズは、ＰＭＯＳトランジスタＰＭ１と比べて小さくてすみ、このため、入力端子ＩＮからみえるゲート負荷としては、バッファ回路のＰＭＯＳトランジスタのゲートの容量が見えるだけであり、入力信号の遷移の高速化に貢献している。
【００４１】
図３は、本発明の第１の実施例におけるバッファ回路の入力端子（ＩＮ）への入力信号と出力端子（ＯＵＴ）からの出力信号の一例を模式的に示すタイミング図である。図３に示すように、本実施例において、バッファ回路の入力端子（ＩＮ）に供給される入力信号の立ち下がりから、バッファ回路の出力端子（ＯＵＴ）の出力信号の立ち上がりまでの伝搬遅延時間ｔｐＬＨは、通常のＣＭＯＳインバータよりも短縮されている。本実施例においては、入力信号の立ち上がり出力信号の立ち下がりまでの伝搬遅延時間ｔｐＨＬは、例えば図１のインバータＩＮＶ１、否定論理和回路ＮＯＲ１の遅延時間分、通常のＣＭＯＳインバータよりも遅れている。
【００４２】
図４は、図１に示した本発明の第１の実施例のバッファ回路の動作を説明するためのタイミングチャートである。図４において、ＩＮは図１の入力端子、ＡはＰＭＯＳトランジスタＰＭ１のゲート、ＢはインバータＩＮＶ１の出力（ＮＯＲ１の第１入力）、ＣはＮＭＯＳトランジスタＮＭ１のゲート、ＤはＰＭＯＳトランジスタＰＭ１のドレインとＮＭＯＳトランジスタＮＭ１のドレインの接続点、ＥはインバータＩＮＶ２の出力（ＮＯＲ１の第２入力）のノードの信号波形である。
【００４３】
入力信号ＩＮの立ち上がり時（図４のタイミングＴ０）、ノードＢはインバータＩＮＶ１の遅延時間分遅延してｌｏｗレベルに立ち下がり、このとき、ノードＤはｈｉｇｈレベル、ノードＥはｌｏｗレベルであるため、否定論理和回路ＮＯＲ１の出力であるノードＣは、ｌｏｗレベルからｈｉｇｈレベルに遷移する。ノードＣの立ち上がりを受けて、ノードＣの電圧をゲート電圧として入力するＮＭＯＳトランジスタＮＭ１は、オフ状態からオンに切り替わり、ノードＤの電荷をＶＳＳ側に放電し、ノードＤはｌｏｗレベルに遷移する。ＮＭＯＳトランジスタＮＭ１はオフ状態からオンに切り替わるときに、ＰＭＯＳトランジスタＰＭ１のゲート（ノードＡ）にはｈｉｇｈレベルが印加されており、ＰＭＯＳトランジスタＰＭ１はオフ状態とされており、電源ＶＤＤから電源ＶＳＳヘの貫通電流は流れない。
【００４４】
ノードＤがｌｏｗレベルに遷移すると、インバータＩＮＶ２の出力ノードであるノードＥはｈｉｇｈレベルに遷移し、これを受けて否定論理和回路ＮＯＲ１の出力であるノードＣはｌｏｗレベルとなる。
【００４５】
ノードＣがｌｏｗレベルに遷移すると、ノードＣの電圧をゲート電圧として入力するＮＭＯＳトランジスタＮＭ１はオフする。なお、この間も入力信号はｈｉｇｈレベルとされており、ＰＭＯＳトランジスタＰＭ１はオフ状態とされる。ＰＭＯＳトランジスタＰＭ１は、入力信号ＩＮがｈｉｇｈからｌｏｗレベルへ遷移するまでオフ状態とされ、図４のＴｏｆｆで示す期間（ノードＣの立ち下がりから入力信号ＩＮの立ち下がりまでの期間）、バッファ回路の出力端子ＯＵＴは、高インピーダンス状態とされる。
【００４６】
インバータＩＮＶ２とＩＮＶ３からなるフリップフロップは、ノードＤの論理値（高インピーダンス状態となる前の論理値）を記憶保持し、バッファ回路の出力端子ＯＵＴが高インピーダンス状態の期間（Ｔｏｆｆ）の間、その出力端子がｌｏｗレベルとされるインバータＩＮＶ３は、バッファ回路の出力端子ＯＵＴを放電して、バッファ回路の出力端子ＯＵＴをｌｏｗレベルとするように作用する。インバータＩＮＶ３はＣＭＯＳインバータよりなり、好ましくは、そのＮＭＯＳトランジスタのサイズは、バッファ回路を構成するＮＭＯＳトランジスタＮＭ１と比べて小とされる。バッファ回路のＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１がともにオフとなる期間（Ｔｏｆｆ）に、出力端子（ＯＵＴ）の出力信号電圧がｌｏｗレベル（ＶＯＬ以下、あるいはその近辺）であるが、いまだ電源電圧ＶＳＳに達していない場合、ｌｏｗレベルを出力しているインバータＩＮＶ３は、出力端子（ＯＵＴ）の出力信号電圧を電源電圧ＶＳＳ側に立ち下げる。
【００４７】
図４のタイミングＴＡで入力信号ＩＮが立ち下がると、図２等を参照して説明したように、オフ状態からオンへの切り替えが行われるＰＭＯＳトランジスタＰＭ１により、電源ＶＤＤから出力端子ＯＵＴ（ノードＤ）の充電が開始され、ただちに、出力端子ＯＵＴ（ノードＤ）のｈｉｇｈレベルへの立ち上がり遷移が開始される。このときノードＥは、ｌｏｗレベルに変化し、ノードＢはｈｉｇｈレベルとされ、否定論理積回路ＮＯＲ１の出力であるノードＣは、そのままｌｏｗレベルとされる。すなわち、ＮＭＯＳトランジスタＮＭ１はオフ状態とされる。
【００４８】
なお、図４では、タイミングＴ０とＴ１の間において、バッファ回路の入力端子（ＩＮ）に入力されるクロック信号のｈｉｇｈレベルからｌｏｗレベルへの立ち下がりの遷移タイミングをＴＡで表し、簡単のため、バッファ回路の入力端子（ＩＮ）に入力されるクロック信号のデューティ比を１：１（５０％）としているが、この実施例において、クロック信号のデューティ比は１：１でなくてもよいことは勿論である。図４では、タイミングＴ０からＴ１の期間が１クロックサイクル（ｔＣＫ）となる。
【００４９】
次に、本発明の第２の実施例について説明する。図５は、本発明の第２の実施例の構成を示す図である。図５を参照すると、この実施例は、前記実施例とゲートに入力する信号が制御されるトランジスタの極性を入れ替えたものである。この実施例において、ＮＭＯＳトランジスタＮＭ１のゲートには、入力端子ＩＮの入力信号がそのまま入力され、ＰＭＯＳトランジスタＰＭ１のゲートには、インバータＩＮＶ１、否定論理積回路ＮＡＮＤ１よりなる制御回路の出力信号が入力される構成とされている。前記実施例では、入力信号の立ち下がりに対するバッファ回路の出力信号の立ち上がりの伝搬遅延時間を短縮させていたが、この実施例では、図６に示すように、入力信号の立上がりに対するバッファ回路の出力信号の立ち下がりの伝搬遅延時間ｔｐＨＬを短縮させている。
【００５０】
より詳細には、図５を参照すると、この実施例のバッファ回路は、高位側電源ＶＤＤにソースが接続されたＰＭＯＳトランジスタＰＭ１と、ソースが低位側電源ＶＳＳに接続されたＮＭＯＳトランジスタＮＭ１を備え、ＰＭＯＳトランジスタＰＭ１のドレインとＮＭＯＳトランジスタＮＭ１のドレインの接続ノードを、バッファ回路の出力端子ＯＵＴとし、ＮＭＯＳトランジスタＮＭ１は、前記バッファ回路の入力端子ＩＮにゲートが接続されており、入力信号がｌｏｗレベルのときオン状態とされ、入力信号電圧が上昇し、ＮＭＯＳトランジスタＮＭ１のしきい値電圧Ｖｔｎを超えたときオンして、バッファ回路の出力端子ＯＵＴを放電して、電源電圧ＶＳＳ側に遷移させる。
【００５１】
バッファ回路の入力端子ＩＮと、ＰＭＯＳトランジスタＰＭ１のゲートの間には、インバータＩＮＶ１と、否定論理積回路ＮＡＮＤ１とからなる回路が挿入されており、ＰＭＯＳトランジスタＰＭ１のゲートに供給される信号のタイミングを制御する制御回路を構成している。
【００５２】
この制御回路は、入力端子ＩＮの入力信号がｈｉｇｈレベルのとき、ＰＭＯＳトランジスタＰＭ１をオフ状態とし、入力信号がｌｏｗレベルに遷移した場合、ＰＭＯＳトランジスタＰＭ１をオン状態として出力端子ＯＵＴをＶＤＤ側に充電してｈｉｇｈレベルとし、その後、ＰＭＯＳトランジスタＰＭ１のゲートをｈｉｇｈレベルに設定することで、入力信号がｌｏｗからｈｉｇｈへ遷移し、ＮＭＯＳトランジスタＮＭ１がオフからオンへ切り替わる時点では、ＰＭＯＳトランジスタＰＭ１はオフ状態に保たれる。これにより、ＮＭＯＳトランジスタＮＭ１がオン状態となるとき、電源ＶＤＤから、ＰＭＯＳトランジスタＰＭ１、ＮＭＯＳトランジスタＮＭ１を介して電源ＶＳＳ側に流れ込む貫通電流は流れない。
【００５３】
図５を参照すると、ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１のドレインの接続点は、入力と出力が互いに接続されたインバータＩＮＶ２、ＩＮＶ３よりなるフリップフロップを備え、入力端子ＩＮを入力とするインバータＩＮＶ１の出力と、インバータＩＮＶ２の出力端子は２入力の否定論理和回路ＮＯＲ１の入力端子に接続されており、否定論理積回路ＮＡＮＤ１の出力端子がＰＭＯＳトランジスタＰＭ１のゲートに接続されている。
【００５４】
図７は、図５に示した本発明の第２の実施例の動作を説明するための図である。図７において、ＩＮは図５の入力端子、ＡはＰＭＯＳトランジスタＰＭ１のゲート、ＢはインバータＩＮＶ１の出力（ＮＡＮＤ１の第１入力）、ＣはＮＭＯＳトランジスタＮＭ１のゲート、ＤはＰＭＯＳトランジスタＰＭ１のドレインとＮＭＯＳトランジスタＮＭ１のドレインの接続点、ＥはインバータＩＮＶ２の出力（ＮＡＮＤ１の第２入力）のノードの信号波形である。
【００５５】
図７のタイミングＴ０において、入力信号の立ち上がり時、ＮＭＯＳトランジスタＮＭ１がオンして出力端子ＯＵＴ（ノードＤ）をｌｏｗレベルとする。このとき、インバータＩＮＶ２の出力ノードＥはｈｉｇｈレベルとされる。
【００５６】
タイミングＴ０とＴ１の間のタイミングＴＡにおいて、バッファ回路の入力端子（ＩＮ）に供給される入力信号の立ち下がり時に、インバータＩＮＶ１の出力がｌｏｗレベルからｈｉｇｈレベルとなり、否定論理積回路ＮＡＮＤ１の２入力（ノードＢ、Ｅ）がともにｈｉｇｈレベルとなるため、否定論理積回路ＮＡＮＤ１の出力であるノードＣはｌｏｗレベルに遷移し、ＰＭＯＳトランジスタＰＭ１をオンとして、出力端子ＯＵＴ（ノードＤ）をｈｉｇｈレベルとする。出力端子ＯＵＴのｈｉｇｈレベルへの遷移により、インバータＩＮＶ２の出力であるノードＥはｌｏｗレベルに遷移する。ノードＢの信号電圧（ｈｉｇｈレベル）とノードＥの信号電圧（ｌｏｗレベル）を受けて、否定論理積回路ＮＡＮＤ１は、その出力であるノードＣをｈｉｇｈレベルに遷移させ、ゲートがｈｉｇｈレベルとされたＰＭＯＳトランジスタＰＭ１はオフ状態となる。このとき、入力信号ＩＮはｌｏｗレベルであるため、ＮＭＯＳトランジスタＮＭ１とＰＭＯＳトランジスタＰＭ１がともにオフとなる。
【００５７】
インバータＩＮＶ２とＩＮＶ３よりなるフリップフロップは、ノードＤの論理値（高インピーダンス状態となる前の論理レベル）を記憶保持し、バッファ回路の出力端子ＯＵＴが高インピーダンス状態の期間（Ｔｏｆｆ）の間、その出力端子がｈｉｇｈレベルとされるインバータＩＮＶ３は、バッファ回路の出力端子ＯＵＴを充電し、ｈｉｇｈレベルとするように作用する。インバータＩＮＶ３は、ＣＭＯＳインバータよりなるが、そのＰＭＯＳトランジスタのサイズは、バッファ回路を構成するＰＭＯＳトランジスタＰＭ１と比べて小とされる（電流駆動能力は小）。
【００５８】
バッファ回路のＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１がともにオフとなる期間（図７のＴｏｆｆ）に、出力端子（ＯＵＴ）の出力信号電圧（ノードＤの電圧）がｈｉｇｈレベル（ＶＯＨ以上；ＶＯＨは出力電圧ＨＩＧＨ）であるが、いまだ電源電圧ＤＤに達していない場合、ｈｉｇｈレベルを出力するインバータＩＮＶ３によって、出力端子（ＯＵＴ）の出力信号電圧を電源電圧ＶＤＤ側に立ち上げる。
【００５９】
図７のタイミングＴ１において、入力信号ＩＮがｈｉｇｈレベルに遷移すると、ＮＭＯＳトランジスタＮＭ１がオンし、その際、ＰＭＯＳトランジスタＰＭ１はそのゲートにｈｉｇｈレベルが印加された状態であるため、オフ状態とされ、出力端子ＯＵＴをただちにｌｏｗレベルとする。なお、図７では、簡単のため、バッファ回路の入力端子（ＩＮ）に入力されるクロック信号のデューティ比を１：１（５０％）としているが、この実施例において、クロック信号のデューティ比は１：１でなくてもよいことは勿論である。
【００６０】
次に、本発明の第３の実施例について説明する。図８は、本発明の第３の実施例の構成を示す図である。図３に示すように、この実施例のバッファは、反転バッファ回路１０Ａと、反転バッファ回路１０Ｂを縦続形態に接続したものであり、正転バッファとして機能する。
【００６１】
反転バッファ回路１０Ａは、図１を参照して説明した第１の実施例のバッファ回路と同一の構成とされており、入力端子ＩＮの入力信号の立ち下がりから出力信号の立ち上がりの遅延時間を短縮している。反転バッファ回路１０Ｂは、図５を参照して説明した第２の実施例のバッファ回路と同一の構成とされており、反転バッファ回路１０Ａの出力信号の立ち上がりから出力端子ＯＵＴの出力信号の立ち下がりまでの遅延時間を短縮している。
【００６２】
かかる構成により、入力端子ＩＮの入力信号の立ち下がりから出力端子ＯＵＴの出力信号の立ち下がりまでの遅延時間を短縮している。
【００６３】
この実施例の一変形例として、反転バッファ回路１０Ｂを前段とし、反転バッファ回路１０Ａを反転バッファ回路１０Ｂの後段に配置した場合、反転バッファ回路１０Ｂで、入力端子ＩＮの入力信号の立ち上がりから出力信号の立ち下がりまでの伝搬遅延時間を短縮し、反転バッファ回路１０Ａで反転バッファ回路１０Ｂの出力信号の立ち下がりから出力端子ＯＵＴの出力信号の立ち上がりまでの伝搬遅延時間を短縮している。かかる構成により、縦続接続されたバッファ回路における、入力端子ＩＮの入力信号の立ち上がりから、出力端子ＯＵＴの出力信号の立ち上がりまでの伝搬遅延時間を短縮している。
【００６４】
次に、本発明の第４の実施例について説明する。図９は、本発明の第４の実施例の構成を示す図である。図１、及び図５に示した実施例の構成では、ＰＭＯＳトランジスタとＮＭＯＳトランジスタがともにオフとなる期間Ｔｏｆｆ、バッファ回路の出力端子ＯＵＴを、出力端子ＯＵＴの直前の論理レベルであるｌｏｗレベルまたはｈｉｇｈレベルとするフリップフロップ（ＩＮＶ２、ＩＮＶ３）を設けることで、バッファ回路の出力端子ＯＵＴが高インピーダンス状態となったときに、出力端子ＯＵＴが、正規の論理値レベルとなるように制御されている。しかしながら、例えば、図４のタイミング図において、バッファ回路の出力端子ＯＵＴが高インピーダンス状態である期間Ｔｏｆｆが比較的短い場合には、図１、図５等に示したインバータＩＮＶ２、ＩＮＶ３よりなるフリップフロップを省略しても、本発明の作用効果をある程度奏することができる。すなわち、期間Ｔｏｆｆが短時間であれば、バッファ回路の出力端子ＯＵＴが誤った論理レベルとして次の段の回路に受け渡される可能性は少ない。この場合、図９を参照すると、ＰＭＯＳトランジスタＰＭ１のゲートは入力端子ＩＮに接続されており、ＮＭＯＳトランジスタＮＭ１のゲートには、入力端子ＩＮの入力信号を入力して反転出力するインバータＩＮＶ１の出力と、入力端子ＩＮの入力信号を入力して遅延させて出力する遅延回路１００の出力とを入力とする否定論理和回路ＮＯＲ１の出力端子が接続されている。
【００６５】
この実施例において、バッファ回路の入力端子ＩＮの入力信号のｈｉｇｈレベルからｌｏｗレベルへの立ち下がり時における、バッファ回路の出力端子ＯＵＴの信号のｌｏｗレベルからｈｉｇｈレベルへの立ち上がり遷移は、図３に示したタイミング波形と同様とされる。
【００６６】
図１０は、本発明の第４の実施例の動作の一例を示すタイミング図である。この実施例において、入力端子ＩＮの入力信号のｌｏｗレベルからｈｉｇｈレベルへの立ち上がり時（Ｔ０）、この入力信号の遷移を受けて、インバータＩＮＶ１の出力であるノードＢはｌｏｗレベルとなる。このとき、遅延回路１００の出力信号はいまだｌｏｗレベルであるため（ノードＥには、ｈｉｇｈレベルの信号が出力されていない）、ノードＥのｌｏｗレベルを入力している否定論理和回路ＮＯＲ１は、ノードＢのｌｏｗレベルへの遷移を受け、その出力であるノードＣをｈｉｇｈレベルに変化させる。ノードＣがｈｉｇｈレベルとなると、ＮＭＯＳトランジスタＮＭ１がオンし、出力端子ＯＵＴがｌｏｗレベルに遷移する。
【００６７】
入力端子ＩＮからの入力信号を入力する遅延回路１００は、該入力信号の立ち上がりを時間ｔｄ１分遅延させて、遅延させた信号を、遅延回路１００の出力端子であるノードＥに出力し、ノードＥのｌｏｗレベルからｈｉｇｈレベルへの立ち上がりの遷移を受けて、否定論理和回路ＮＯＲ１は、その出力であるノードＣをｈｉｇｈレベルからｌｏｗレベルに変化させる。この結果、ＮＭＯＳトランジスタＮＭ１はオフする。このとき、入力端子ＩＮの信号はｈｉｇｈレベルであり、ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１は、ともにオフ状態となる（図１０の期間Ｔｏｆｆ参照）。
【００６８】
つづいて、図１０のタイミングＴＡにおいて、入力信号ＩＮがｈｉｇｈレベルからｌｏｗレベルに遷移し、ＰＭＯＳトランジスタＰＭ１がオン状態となり、出力端子ＯＵＴはｈｉｇｈレベルに遷移する。遅延回路１００の遅延時間を調整することで、期間Ｔｏｆｆを短時間とすることで、出力端子ＯＵＴが長時間高インピーダンス状態になったときに、直前の論理値に設定しておく回路は不用とされている。なお、この第４の実施例において、前記第１、第２の実施例のように、バッファ回路の出力端子ＯＵＴに、２つのインバータ（ＩＮＶ２、ＩＮＶ３）よりなるフリップフロップを接続してもよいことは勿論である。なお、図１０では、タイミングＴ０とＴ１の間においてバッファ回路の入力端子（ＩＮ）に入力されるクロック信号のｈｉｇｈレベルからｌｏｗレベルへの立ち下がりの遷移タイミングをＴＡで表し、簡単のため、バッファ回路の入力端子（ＩＮ）に入力されるクロック信号のデューティ比を１：１（５０％）としているが、この実施例において、クロック信号のデューティ比は１：１でなくてもよいことは勿論である。
【００６９】
図９において、遅延回路１００は、例えば図１１に示すような同期遅延ループ（ＤＬＬ：Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）で構成してもよい。すなわち、入力信号を入力して遅延して出力し、遅延時間が可変とされる遅延回路１０１と、遅延回路１０１の出力を入力し所定の遅延時間分、遅延させるディレイレプリカ１０３と、ディレイレプリカ１０３の出力と入力信号の位相を比較する位相検出回路１０２とを備え、位相検出回路１０２の検出結果に基づき、遅延回路１０１の遅延時間が可変に設定される。
【００７０】
あるクロックサイクルの入力信号の立ち上がりエッジが遅延回路１０１でｔｄ１遅延され、ディレイレプリカ１０３で遅延時間ｔｄ２遅延され、位相検出回路１０２では次のサイクルの信号の立ち上がりエッジと、ディレイレプリカ１０３の出力信号の位相が一致するように遅延回路１０１の遅延時間が調整される。
【００７１】
入力端子ＩＮに入力される信号（クロック）が、周期ｔＣＫのデューティ５０％のクロック信号の場合、ディレイレプリカ１０３の遅延時間をｔｄ２と設定している場合、遅延回路１０１の遅延時間ｔｄ１は、ｔｄ１＝ｔＣＫ−ｔｄ２とされ、オフ期間Ｔｏｆｆは、Ｔｏｆｆ＝ｔｄ２−ｔＣＫ／２とされる。オフ期間Ｔｏｆｆの典型値に基づき、ディレイレプリカの遅延時間ｔｄ２を設定することで、入力端子ＩＮの立ち下がりエッジに対して、期間Ｔｏｆｆ分前倒しして、ノードＣがｌｏｗレベルとし、入力端子ＩＮの立ち下がりによりＰＭＯＳトランジスタＰＭ１がオンするとき、ＮＭＯＳトランジスタＮＭ１はオフとされる。
【００７２】
なお、この実施例において、遅延回路１００は、ＤＬＬ回路に限定されるものでない。例えばクロック伝搬方向が互いに逆向きの第１、第２の遅延回路列を備え、クロックパルスが第１の遅延回路列を進行し、次のクロックパルスにより第１の遅延回路列を進行しているクロックパルスが転送回路を介して第２の遅延回路列に転送され、第２の遅延回路列を第１の遅延回路列と逆方向に転送する構成の同期型遅延回路で構成してもよい。
【００７３】
本発明に係るバッファ回路を、クロックツリーバッファとして半導体集積回路に組み込んだ場合、例えば図１２に示すような構成とされる。フリップフロップ（あるいはレジスタ）ＦＦ１乃至ＦＦ１２が、クロックの立ち上がりエッジを使ってデータをサンプルする構成とされ、クロックツリーに４段のインバータが挿入される場合、ＩＮＶ１０１、ＩＮＶ１０３〜ＩＮＶ１０５は、図５に示した反転バッファで構成され、ＩＮＶ１０２、ＩＮＶ１０６〜ＩＮＶ１１７は、図１に示した反転バッファで構成される。
【００７４】
次に本発明の実施例に係るバッファ回路を用いたクロックツリーバッファの性能と、従来のＣＭＯＳインバータを用いたクロックツリーバッファの性能を比較して評価した一例について説明する。図１４は、比較例として、図１２の２段のインバータＩＮＶ１０１、ＩＮＶ１０２に、通常のＣＭＯＳインバータからなる反転バッファを用いた場合の過渡解析（ｔｒａｎｓｉｅｎｔ ａｎａｌｙｓｉｓ）のシミュレーション結果の入力波形ＩＮ１と出力波形ＤＯＵＴ１を示す図である。なお、図１２の初段のインバータのＰＭＯＳトランジスタとＮＭＯＳトランジスタの利得係数βの比βｐ／βｎは１５０／７５、２段目のインバータのＰＭＯＳトランジスタとＮＭＯＳトランジスタの利得係数βの比βｐ／βｎは４００／２００としてある。
【００７５】
図１２の初段のＣＭＯＳインバータＩＮＶ１０１には、図示されないレシーバ回路（差動の反転バッファ回路）からの信号が供給されるものとし、このレシーバ回路に入力される信号（ＩＮ１）の振幅の最小値０．２５Ｖ、最大値は１．２５Ｖであり、クロック周期ｔＣＫ＝３ｎｓ、デューティ比は３：２であり、立ち上がり時間は０．３ｎｓとしてある。図１４に示すように、入力信号ＩＮ１の立ち上がりから、ＣＭＯＳインバータＩＮＶ１０３の出力である出力信号ＤＯＵＴ１（図１２）の立ち下がりまでの伝搬遅延時間は０．５４５６ｎｓ（≒５４５ｐｓ）、入力信号ＩＮ１の立ち下がりから出力信号ＤＯＵＴ１の立ち上がりまでの伝搬遅延時間は０．５２５２ｎｓ（≒５２５ｐｓ）とされる。
【００７６】
一方、図１３は、図１２の２段のインバータＩＮＶ１０１、ＩＮＶ１０２として、図８に示した本発明の実施例に係るバッファ回路１０Ａとバッファ回路１０Ｂを用いた場合の、過渡解析のシミュレーション結果の入力波形ＩＮ１と出力波形ＤＯＵＴ１を示す図である。図１２のインバータＩＮＶ１０１の入力端には、図示されないレシーバ回路（反転バッファ回路）の出力信号を受けるものとし、このレシーバ回路に入力される信号（ＩＮ１）の振幅の最小値０．２５Ｖ、最大値は１．２５Ｖであり、クロック周期ｔＣＫ＝３ｎｓ、デューティ比は、３：２であり、立ち上がり時間は０．３ｎｓとしてある。なお、初段のバッファ回路１０Ａのβｐ／βｎ（ＰＭＯＳトランジスタＰＭ１１とＮＭＯＳトランジスタＮＭ１１の利得係数βの比）は１８０／８０、２段目のバッファ回路１０Ａのβｐ／βｎ（ＰＭＯＳトランジスタＰＭ１２とＮＭＯＳトランジスタＮＭ１２の利得係数βの比）は１００／１５０としてある。入力信号ＩＮ１の立ち上がりから、出力信号ＤＯＵＴ１（図１２）の立ち下がりの伝搬遅延時間は０．４８１４ｎｓ（≒４８１ｐｓ）、入力信号ＩＮ１の立ち下がりから、出力信号ＤＯＵＴ１（図１２）の立ち上がりの伝搬遅延時間は０．８３３６ｎｓ（≒８３３ｐｓ）とされる。
【００７７】
図１３において、オフ期間は０．８４４１ｎｓ（８４４．１ｐｓ）とされる（ＤＯＵＴ１がｈｉｇｈレベルの期間）。このオフ期間において、図１２のバッファＩＮＶ１０２を構成する図８のバッファ回路１０Ｂにおいて、ＰＭＯＳトランジスタＰＭ１２がオフとされ（ＮＭＯＳトランジスタＮＭ１２もオフであり、バッファ回路１０Ｂの出力が高インピーダンス状態である）、フリップフロップを構成するインバータＩＮＶ１５の出力により、オフ状態のバッファ回路１０Ｂの出力端子ＯＵＴの電源電圧ＶＤＤ側への引き上げが行われる。この解析結果の比較により、本実施例では、レシーバ回路への入力の立ち下りから出力（ＤＯＵＴ１）の立ち上がりまでの伝搬遅延時間ｔｐＬＨは、４８１ｐｓとされ、従来のＣＭＯＳインバータで構成した場合と比べて、ｔｐＬＨを１２％程度短縮している。
【００７８】
本発明のさらに別の実施例について説明する。図１５は、本発明の第５の実施例の構成を示す図であり、図１に示した前記第１の実施例の変形例を示している。すなわち、図１５を参照すると、本発明の第５の実施例のバッファ回路は、図１において、インバータＩＮＶ１の出力とインバータＩＮＶ２の出力を入力とする２入力否定論理和回路ＮＯＲ１を、３入力否定論理和回路ＮＯＲ３に置き換えて構成されている。３入力否定論理和回路ＮＯＲ３の３つの入力端子には、インバータＩＮＶ１の出力信号と、インバータＩＮＶ２の出力信号と、バッファ回路の外部より供給される選択制御信号とがそれぞれ入力されている。これ以外の構成は、前記第１の実施例と同様である。
【００７９】
本発明の第５の実施例の動作について以下に説明する。バッファ回路を非活性化するため選択制御信号がｈｉｇｈレベルとされると、３入力否定論理和回路ＮＯＲ３の出力は、他の２つの入力信号の値によらず強制的にｌｏｗレベルとされ（他の２つの入力信号はマスクされる）、３入力否定論理和回路ＮＯＲ３の出力信号をゲートに入力とするＮＭＯＳトランジスタＮＭ１は、入力端子ＩＮに入力される信号の値のいかんによらず、オフ状態となる。このように、選択制御信号がｈｉｇｈレベルとなると、ＮＭＯＳトランジスタＮＭ１はオンしなくなるため、ノードＤはｈｉｇｈレベルに固定となる。すなわち、バッファ回路の入力端子に入力されるクロック信号の出力が停止される。
【００８０】
一方、本発明の第５の実施例において、バッファ回路を活性化するために選択制御信号がｌｏｗレベルとなると、図１を参照して説明した前記実施例と同様に動作する。すなわち、選択制御信号がｌｏｗレベルのとき、３入力否定論理和回路ＮＯＲ３は、他の２つの入力端子の値、すなわち、インバータＩＮＶ１の出力信号とインバータＩＮＶ２の出力信号の値がともにｌｏｗレベルのときに（入力端子ＩＮと出力端子ＯＵＴの信号がともにｈｉｇｈレベルのときに）、ｈｉｇｈレベルを出力し、ＮＭＯＳトランジスタＮＭ１をオン状態とし、ノードＤはｌｏｗレベルとなる。その結果、インバータＩＮＶ２の出力信号はｈｉｇｈレベルとなり、３入力否定論理和回路ＮＯＲ３はｌｏｗレベルを出力し、ＮＭＯＳトランジスタＮＭ１をオフ状態とする。入力端子ＩＮに供給される入力信号がｌｏｗレベルとなると、ＰＭＯＳトランジスタＰＭ１がオンに切り替わり、ノードＤを充電する。また、このとき、インバータＩＮＶ１の出力信号はｈｉｇｈレベルとなり、３入力否定論理和回路ＮＯＲ３はそのままｌｏｗレベルを出力し、ＮＭＯＳトランジスタＮＭ１はオフ状態とされる。このように、ＮＭＯＳトランジスタＮＭ１がオフの状態で、ＰＭＯＳトランジスタＰＭ１がオンに切り替わるため、高位側電源ＶＤＤから低位側電源ＶＳＳへの貫通電流が流れず、消費電力を低減し、出力端子を高速に充電する。このように、本発明の第５の実施例では、ｈｉｇｈレベル出力の高速性を維持しながら、クロックの供給を必要に応じて停止することができ、スタンバイモード等のパワーセーブ機能を有する半導体装置等に適用して好適とされる。
【００８１】
図１６は、本発明の第６の実施例の構成を示す図である。本発明の第６の実施例は、図５を参照して説明した前記第２の実施例の変形例である。すなわち、図１６を参照すると、本発明の第６の実施例においては、図５の２入力否定論理積回路ＮＡＮＤ１を、３入力否定論理積回路ＮＡＮＤ３に置き換えて構成したものである。３入力否定論理積回路ＮＡＮＤ３の３つの入力端子には、インバータＩＮＶ１の出力信号と、インバータＩＮＶ２の出力信号と、図１５の選択制御信号の反転信号とがそれぞれ入力される。これ以外の構成は、前記第２の実施例と同様である。なお、図１６に示す例では、選択制御信号を図１５に示したものと共通としているため、３入力否定論理積回路ＮＡＮＤ３には、選択制御信号の反転信号が入力されている。しかしながら、この選択制御信号の論理の設定は任意であり、図１６において、図１５に示した例と相違して、バッファ回路を活性化、非活性化させるための選択制御信号の論理レベルを、それぞれｈｉｇｈレベル、ｌｏｗレベルとした場合には、選択制御信号がそのまま３入力否定論理積回路ＮＡＮＤ３に入力される。
【００８２】
本発明の第６の実施例の動作について以下に説明する。バッファ回路を非活性化するために、選択制御信号がｈｉｇｈレベルとされると、３入力否定論理積回路ＮＡＮＤ３に入力される選択制御信号の反転信号はｌｏｗレベルとされ、３入力否定論理積回路ＮＡＮＤ３はｈｉｇｈレベルを出力し、ＰＭＯＳトランジスタＰＭ１をオフ状態とする。ＰＭＯＳトランジスタＰＭ１がオンしなくなるため、ノードＤはｌｏｗレベル固定となる。すなわち、バッファ回路の入力端子に入力されるクロック信号の出力が停止される。
【００８３】
一方、バッファ回路を活性化するために、選択制御信号をｌｏｗレベルとすると、図５を参照して説明した前記実施例と同様に動作する。すなわち、選択制御信号がｌｏｗレベルのとき、その反転信号を入力とする３入力否定論理積回路ＮＡＮＤ３は、他の２つの入力端子の値、すなわち、インバータＩＮＶ１の出力信号とインバータＩＮＶ２の出力信号の値がともにｈｉｇｈレベルのときに（入力端子ＩＮと出力端子ＯＵＴの信号がともにｌｏｗレベルのときに）、ｌｏｗレベルを出力し、ＰＭＯＳトランジスタＰＭをオン状態とし、ノードＤはｈｉｇｈレベルとなる。その結果、インバータＩＮＶ２の出力信号はｌｏｗレベルとなり、３入力否定論理積回路ＮＡＮＤ３はｈｉｇｈレベルを出力し、ＰＭＯＳトランジスタＰＭ１をオフ状態とする。入力端子ＩＮに供給される入力信号がｈｉｇｈレベルとなると、ＮＭＯＳトランジスタＮＭ１がオンに切り替わり、ノードＤを放電する。また、このとき、インバータＩＮＶ１の出力信号はｌｏｗレベルとなり、３入力否定論理積回路ＮＡＮＤ３はそのままｈｉｇｈレベルを出力し、ＰＭＯＳトランジスタＰＭ１はオフ状態とされる。このように、ＰＭＯＳトランジスタＰＭ１がオフの状態で、ＮＭＯＳトランジスタＮＭ１がオフからオンに切り替わるため、高位側電源ＶＤＤから低位側電源ＶＳＳへの貫通電流が流れず、消費電力を低減し、出力端子を高速に放電する。このように、この実施例においては、ｌｏｗレベル出力の高速性を維持しながら、クロックの供給を必要に応じて停止することができ、スタンバイモード等のパワーセーブ機能を有する半導体装置等に適用して好適とされる。なお、図１５と図１６に示した、本発明の第５及び第６の実施例の構成のＮＯＲ３，ＮＡＮＤ３のいずれか一方又は双方を、図８のバッファ回路１０Ａ、１０Ｂのいずれか一方又は双方に適用してもよいことは勿論である。また、図９に示した２入力否定論理和回路ＮＯＲ１を、選択制御信号をさらに入力する３入力否定論理和回路で置き換えた構成としてもよいことは勿論である。
【００８４】
以上、本発明を上記各実施例に即して説明したが、本発明は、上記実施例の構成に限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００８５】
【発明の効果】
以上説明したように、本発明に係るバッファ回路によれば、信号の伝搬遅延時間を短縮している。かかる本発明に係るバッファ回路によれば、クロック経路に遅延調整用のバッファを挿入した場合に、遅延調整用のバッファがクロック供給先へのタイミング余裕に与える影響を緩和しており、半導体集積回路に搭載されるバッファツリー等に用いて好適とされる。さらに、本発明に係るバッファ回路によれば、信号の遅延時間の短縮を維持しながら、活性化／非活性化を制御する制御信号に基づき、信号の伝搬、停止を制御することができる、という効果を奏するものであり、パワーセーブ機能等を備えた高速半導体装置のバッファツリー回路に適用して好適とされる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第１の実施例の入出力動作を説明するための波形図である。
【図３】本発明の第１の実施例の概要を説明するため入力信号と出力信号のタイミング図である。
【図４】本発明の第１の実施例の動作の一例を説明するためのタイミング図である。
【図５】本発明の第２の実施例の構成を示す図である。
【図６】本発明の第２の実施例の動作の概要を説明するための入力信号と出力信号のタイミング図である。
【図７】本発明の第２の実施例の動作の一例を説明するためのタイミング図である。
【図８】本発明の第３の実施例の構成を示す図である。
【図９】本発明の第４の実施例の構成を示す図である。
【図１０】本発明の第４の実施例の動作の一例を説明するためのタイミング図である。
【図１１】本発明の第４の実施例の遅延回路の構成の一例を示す図である。
【図１２】本発明の実施例のバッファ回路が適用されるクロックツリーの構成を示す図である。
【図１３】本発明の第３の実施例を用いたクロックツリーバッファの過渡解析のシミュレーション結果の一例を示す図である。
【図１４】比較例としてＣＭＯＳインバータを用いたクロックツリーバッファの過渡解析のシミュレーション結果の一例を示す図である。
【図１５】本発明の第５の実施例の構成を示す図である。
【図１６】本発明の第６の実施例の構成を示す図である。
【符号の説明】
１０Ａ、１０Ｂ バッファ回路
１００ 遅延回路
１０１ 可変遅延回路
１０２ 位相検出回路
１０３ 遅延（ディレイ）レプリカ
Claims (22)
- 入力端子から入力する入力信号と出力信号を出力する出力端子を有するバッファ回路において、
互いに異なる電源電圧の第１の電源と第２の電源との間に直列形態に接続され、制御端子にそれぞれ供給される信号に基づきオン及びオフが制御される第１のトランジスタと第２のトランジスタとを備え、
前記第１のトランジスタと前記第２のトランジスタとの接続ノードが、前記バッファ回路の出力端子に接続されており、
前記第１のトランジスタは、その制御端子が、前記バッファ回路の入力端子に接続されており、
前記バッファ回路の入力端子に供給される入力信号を受け取る入力端子を少なくとも備え、前記第２のトランジスタの制御端子へ供給される信号を出力端子より出力する制御回路であって、
前記入力信号が前記第２の電源電圧に対応する第２の論理レベルのとき前記第２のトランジスタをオフ状態とし、前記入力信号が前記第２の論理レベルから、前記第１の電源電圧に対応する第１の論理レベルに切り替わると、前記第２のトランジスタをオン状態として、前記バッファ回路の出力端子の出力信号電圧を前記第２の電源電圧側に遷移させ、その後、前記入力信号が前記第１の論理レベルから前記第２の論理レベルへ遷移する前に、前記第２のトランジスタをオフ状態に設定し、前記入力信号が前記第１の論理レベルから前記第２の論理レベルへ遷移して、前記第１のトランジスタがオフ状態からオンへ切り替わるときには、前記第２のトランジスタがオフ状態に保たれているように制御する制御回路を備えている、ことを特徴とするバッファ回路。 - 前記第１のトランジスタの前記制御端子に入力される前記入力信号が、前記第１の論理レベルから前記第２の論理レベルへ遷移するとき、前記第１のトランジスタの前記制御端子に入力される信号電圧と前記第１の電源電圧との差電圧の大きさが前記第１のトランジスタのしきい値電圧の大きさを超えた場合に、前記第１のトランジスタがオンし、その際、前記第２のトランジスタはオフ状態に保持されており、前記バッファ回路の出力端子の出力信号電圧の前記第１の電源電圧側への遷移が開始される、ことを特徴とする請求項１記載のバッファ回路。
- 前記制御回路が、前記バッファ回路の入力端子に入力される入力信号と、前記バッファ回路の出力端子から出力される出力信号との論理演算結果に基づき前記第２のトランジスタの制御端子に供給される信号を生成する論理回路を備え、
前記論理回路は、前記バッファ回路の入力端子に入力される入力信号が前記第１の論理レベルであり、且つ、前記バッファ回路の出力端子から出力される出力信号が前記第１の論理レベルであるときに、前記第２のトランジスタをオン状態とする論理レベルの信号を生成して前記第２のトランジスタの制御端子に供給し、
前記第２のトランジスタがオンし、前記バッファ回路の出力端子から出力される出力信号が前記第２の論理レベルとなったときに、前記第２のトランジスタをオフ状態とする論理レベルの信号を生成して前記第２のトランジスタの制御端子に供給する回路構成とされている、ことを特徴とする請求項１記載のバッファ回路。 - 前記バッファ回路の出力端子に、入力端子が接続され、前記バッファ回路の出力信号の論理レベルを記憶保持し、出力端子から記憶保持している信号を出力するフリップフロップ回路を備え、
前記フリップフロップ回路の出力端子は、前記バッファ回路の出力端子に接続されている、ことを特徴とする請求項１乃至３のいずれか一に記載のバッファ回路。 - 前記制御回路が、前記バッファ回路の入力端子に供給される入力信号を受け取る入力端子と、前記入力信号を反転した信号を出力する出力端子を有するインバータと、
前記フリップフロップ回路に記憶保持されている、前記バッファ回路の出力端子の出力信号の論理レベルを反転した信号と、前記インバータからの出力信号とを２つの入力端子からそれぞれ入力し、前記２つの入力端子から入力される信号が、ともに、前記第２の論理レベルのときに、前記第２のトランジスタをオン状態とする論理レベルの信号を、出力端子から前記第２のトランジスタの制御端子に出力する論理回路と、
を備えている、ことを特徴とする請求項４記載のバッファ回路。 - 前記制御回路が、前記バッファ回路の入力端子に入力される入力信号を受けとる入力端子と、入力信号を反転した信号を出力する出力端子を有するインバータと、
前記バッファ回路の入力端子に入力される入力信号を受け取り、前記入力信号を遅延させた信号を出力する遅延回路と、
前記インバータからの出力信号と、前記遅延回路からの出力信号とを２つの入力端子から入力し、前記２つの入力端子から入力される信号がともに前記第２の論理レベルのときに、前記第２のトランジスタをオン状態とする論理レベルの信号を出力端子から前記第２のトランジスタの制御端子に出力する論理回路と、
を備え、
前記遅延回路から出力される信号は、前記バッファ回路の入力端子に入力される入力信号が前記第１の論理レベルから前記第２の論理レベルへ遷移するタイミングに先んじて、前記第２の論理レベルから前記第１の論理レベルに遷移し、前記バッファ回路の入力端子に入力される入力信号が前記第１の論理レベルから前記第２の論理レベルへ遷移するときに、前記第２のトランジスタはオフ状態に設定されている、ことを特徴とする請求項１記載のバッファ回路。 - 前記遅延回路が、遅延ロックループ（ＤＬＬ）回路よりなる、ことを特徴とする請求項６記載のバッファ回路。
- 入力端子に入力された入力信号を反転して出力端子から出力する第１のバッファ回路であって、
互いに異なる電源電圧の第１の電源と第２の電源との間に直列形態に接続され、制御端子にそれぞれ供給される信号に基づきオン及びオフが制御される第１のトランジスタと第２のトランジスタとを備え、
前記第１のトランジスタと前記第２のトランジスタとの接続ノードが、前記第１のバッファ回路の出力端子に接続されており、
前記第１のトランジスタは、その制御端子が、前記バッファ回路の入力端子に接続されており、
前記第１のバッファ回路の入力端子に供給される入力信号を入力する入力端子を少なくとも備え、出力端子から前記第２のトランジスタの制御端子へ供給される信号を出力する第１の制御回路であって、
前記入力信号が、前記第２の電源電圧に対応する第２の論理レベルのとき前記第２のトランジスタをオフ状態とし、前記入力信号が前記第２の論理レベルから、前記第１の電源電圧に対応する第１の論理レベルに切り替わると、前記第２のトランジスタをオン状態として前記バッファ回路の出力端子の出力信号電圧を、前記第２の電源電圧側に遷移させ、その後、前記入力信号が前記第１の論理レベルから前記第２の論理レベルへ遷移する前に、前記第２のトランジスタをオフ状態に設定し、前記入力信号が前記第１の論理レベルから第２の論理レベルへ遷移して前記第１のトランジスタがオフ状態からオンへ切り替わるときには、前記第２のトランジスタがオフ状態に保たれているように制御する第１の制御回路を備えてなる第１のバッファ回路と、
前記第１のバッファ回路の出力端子に入力端子が接続され、前記入力端子に入力された信号を反転して出力端子から出力する第２のバッファ回路であって、
前記第１の電源と前記第２の電源との間に直列形態に接続され、制御端子にそれぞれ供給される信号に基づきオン及びオフが制御される第３のトランジスタと第４のトランジスタとを備え、
前記第３のトランジスタと前記第４のトランジスタとの接続ノードが、前記第２のバッファ回路の出力端子に接続されており、
前記第３のトランジスタは、その制御端子が、前記第２のバッファ回路の入力端子に接続されており、
前記第２のバッファ回路の入力端子に供給される、前記第１のバッファ回路の出力信号を入力する入力端子を少なくとも備え、出力端子から前記第４のトランジスタの制御端子へ供給される信号を出力する第２の制御回路であって、
前記第１のバッファ回路の出力信号が前記第１の論理レベルのとき、前記第４のトランジスタをオフ状態とし、
前記第１のバッファ回路の出力信号が前記第１の論理レベルから前記第２の論理レベルに切り替わると、前記第４のトランジスタをオン状態として、前記第２のバッファ回路の出力端子の出力信号電圧を、前記第１の電源電圧側に遷移させ、その後、前記第１のバッファ回路の出力信号が前記第２の論理レベルから前記第１の論理レベルへ遷移する前に、前記第４のトランジスタをオフ状態に設定し、前記第１のバッファ回路の出力信号が前記第２の論理レベルから前記第１の論理レベルへ遷移して、前記第３のトランジスタがオフ状態からオンへ切り替わるときには、前記第４のトランジスタがオフ状態に保たれているように制御する第２の制御回路を備えてなる第２のバッファ回路と、
を含む、ことを特徴とするバッファ回路。 - 高位側電源と低位側電源との間に直列形態に接続されている、互いに逆導電型の第１、及び第２のＭＯＳトランジスタを備え、
前記第１のＭＯＳトランジスタのドレインと前記第２のＭＯＳトランジスタのドレインの接続ノードがバッファ回路の出力端子に接続されており、
前記第１のＭＯＳトランジスタは、前記バッファ回路の入力端子に、ゲートが接続されており、
前記バッファ回路の入力端子に入力される入力信号を受け、前記第２のＭＯＳトランジスタのゲートへ供給される信号を出力する制御回路であって、
前記入力信号が、前記低位側電源電圧に対応する第２の論理レベルのとき、前記第２のＭＯＳトランジスタをオフ状態とし、前記入力信号が、前記高位側電源電圧に対応する第１の論理レベルのとき、前記第２のＭＯＳトランジスタをオン状態として前記バッファ回路の出力端子の出力信号電圧を、前記低位側電源電圧側へ遷移させ、その後、前記入力信号が前記第１の論理レベルから前記第２の論理レベルへ遷移する前に、前記第２のＭＯＳトランジスタのゲートへ供給される信号を前記第２の論理レベルに設定することで前記第２のＭＯＳトランジスタをオフ状態とし、前記入力信号が前記第１の論理レベルから前記第２の論理レベルへ遷移して前記第１のＭＯＳトランジスタがオフからオンへ遷移するときに、前記第２のＭＯＳトランジスタはオフ状態に保たれているように制御する制御回路を備えている、ことを特徴とするバッファ回路。 - 高位側電源と低位側電源との間に直列形態に接続されている、互いに逆導電型の第１、及び第２のＭＯＳトランジスタを備え、
前記第１のＭＯＳトランジスタのドレインと前記第２のＭＯＳトランジスタのドレインの接続ノードがバッファ回路の出力端子に接続されており、
前記第１のＭＯＳトランジスタは、前記バッファ回路の入力端子に、ゲートが接続されており、
前記バッファ回路の入力端子に入力される入力信号を受け、前記第２のＭＯＳトランジスタのゲートへ供給される信号を出力する制御回路であって、
前記入力信号が、前記高位側電源電圧に対応する第２の論理レベルのとき、前記第２のＭＯＳトランジスタをオフ状態とし、前記入力信号が、前記低位側電源電圧に対応する第１の論理レベルのとき、前記第２のＭＯＳトランジスタをオン状態として、前記バッファ回路の出力端子の出力信号電圧を前記高位側電源電圧側へ遷移させ、その後、前記入力信号が前記第１の論理レベルから前記第２の論理レベルへ遷移する前に、前記第２のＭＯＳトランジスタのゲートへ供給される信号を前記第２の論理レベルに設定することで前記第２のＭＯＳトランジスタをオフ状態とし、前記入力信号が前記第１の論理レベルから前記第２の論理レベルへ遷移して前記第１のＭＯＳトランジスタがオフからオンへ遷移するときに、前記第２のＭＯＳトランジスタはオフ状態に保たれているように制御する制御回路を備えている、ことを特徴とするバッファ回路。 - 前記制御回路が、前記バッファ回路の入力端子に供給される入力信号を受け取る入力端子と、前記入力信号を反転した信号を出力する出力端子を有する第１のインバータを備え、さらに、
前記第１のインバータからの出力信号と、前記バッファ回路の出力端子の出力信号の反転信号とを２つの入力端子からそれぞれ入力し、前記２つの入力端子から入力される信号がともに、第２の論理レベルのときに、前記第２のＭＯＳトランジスタをオン状態とする論理レベルの信号を、前記第２のＭＯＳトランジスタの制御端子に出力する論理回路と、
を備えている、ことを特徴とする請求項９又は１０記載のバッファ回路。 - 前記バッファ回路の出力端子に入力端子が接続されている第２のインバータと、
前記第２のインバータの出力端子に入力端子が接続されている第３のインバータと、を有し、前記第３のインバータの出力端子が前記バッファ回路の出力端子に接続されているフリップフロップを備え、
前記制御回路の前記論理回路が、前記第１のインバータの出力信号と前記第２のインバータの出力信号とを前記２つの入力端子よりそれぞれ入力する、ことを特徴とする請求項９又は１０記載のバッファ回路。 - 前記制御回路が、前記バッファ回路の入力端子に供給される入力信号を受け取る入力端子と、前記入力信号を反転した信号を出力する出力端子を有する第１のインバータと、
前記バッファ回路の入力端子に供給される入力信号を遅延させて出力する遅延回路と、
前記第１のインバータからの出力信号と、前記遅延回路の出力信号とを２つの入力端子からそれぞれ入力し、前記２つの入力端子から入力される信号がともに、第２の論理レベルのときに、前記第２のＭＯＳトランジスタをオンとする論理レベルの信号を、前記第２のＭＯＳトランジスタの制御端子に出力する論理回路と、
を備えている、ことを特徴とする請求項９又は１０記載のバッファ回路。 - 前記制御回路が、前記バッファ回路の活性化と非活性化を制御する選択制御信号を入力する入力端子をさらに有し、入力された前記選択制御信号が前記バッファ回路の非活性化を指示する値のとき、前記第２のトランジスタをオフ状態とする論理レベルの信号を出力する手段を備えている、ことを特徴とする請求項１記載のバッファ回路。
- 前記制御回路が、前記バッファ回路の入力端子に入力される入力信号と、前記バッファ回路の出力端子から出力される出力信号と、前記バッファ回路の活性化と非活性化を制御する選択制御信号又はその反転信号とを入力し、前記入力した信号の論理演算結果に基づき前記第２のトランジスタの制御端子に供給される信号を生成する論理回路を備え、
前記論理回路は、前記選択制御信号が前記バッファ回路の非活性化を指示しているときには、前記論理回路に入力される他の２つの信号の値によらず、前記第２のトランジスタをオフ状態とする論理レベルの信号を、出力端子から前記第２のトランジスタの制御端子に出力し、
前記選択制御信号が前記バッファ回路の活性化を指示しているときには、前記バッファ回路の入力端子に入力される入力信号が前記第１の論理レベルであり、且つ、前記バッファ回路の出力端子から出力される出力信号が前記第１の論理レベルであるときに、前記第２のトランジスタをオン状態とする論理レベルの信号を生成して前記第２のトランジスタの制御端子に供給し、前記第２のトランジスタがオンし前記バッファ回路の出力端子から出力される出力信号が前記第２の論理レベルとなったときに、前記第２のトランジスタをオフ状態とする論理レベルの信号を生成して前記第２のトランジスタの制御端子に供給する回路構成とされている、ことを特徴とする請求項１記載のバッファ回路。 - 前記制御回路が、前記バッファ回路の入力端子に供給される入力信号を受け取る入力端子と、前記入力信号を反転した信号を出力する出力端子を有するインバータと、
前記フリップフロップ回路に記憶保持されている、前記バッファ回路の出力端子の出力信号の論理レベルを反転した信号と、前記インバータからの出力信号と、前記バッファ回路の活性化と非活性化を制御する選択制御信号又はその反転信号を、それぞれ第１乃至第３の入力端子から入力し、
前記第３の入力端子から入力される前記選択制御信号が、前記バッファ回路の活性化を指示する値とされており、前記第１乃び第２の入力端子から入力される信号がともに、前記第２の論理レベルのときに、前記第２のトランジスタをオン状態とする論理レベルの信号を、出力端子から前記第２のトランジスタの制御端子に出力し、
前記選択制御信号が前記バッファ回路の非活性化を指示しているときには、他の２つの入力信号の値によらず、前記第２のトランジスタをオフ状態とする論理レベルの信号を、出力端子から前記第２のトランジスタの制御端子に出力する論理回路と、
を備えている、ことを特徴とする請求項４記載のバッファ回路。 - 前記制御回路が、前記バッファ回路の入力端子に入力される入力信号を受けとる入力端子と、入力信号を反転した信号を出力する出力端子を有するインバータと、
前記バッファ回路の入力端子に入力される入力信号を受け取り、前記入力信号を遅延させた信号を出力する遅延回路と、
前記インバータからの出力信号と、前記遅延回路からの出力信号と、前記バッファ回路の活性化と非活性化を制御する選択制御信号又はその反転信号を、それぞれ第１乃至第３の入力端子から入力し、
前記第３の入力端子から入力される前記選択制御信号が、前記バッファ回路の活性化を指示する値とされており、前記第１及び第２の入力端子から入力される信号がともに前記第２の論理レベルのときに、前記第２のトランジスタをオン状態とする論理レベルの信号を出力端子から前記第２のトランジスタの制御端子に出力し、前記選択制御信号が前記バッファ回路の非活性化を指示しているときには、前記第１及び第２の入力端子より入力される信号の値によらず、前記第２のトランジスタをオフ状態とする論理レベルの信号を、出力端子から前記第２のトランジスタの制御端子に出力する論理回路と、
を備え、
前記バッファ回路が活性化されている場合、前記遅延回路から出力される信号は、前記バッファ回路の入力端子に入力される入力信号が前記第１の論理レベルから前記第２の論理レベルへ遷移するタイミングに先んじて、前記第２の論理レベルから前記第１の論理レベルに遷移し、前記バッファ回路の入力端子に入力される入力信号が前記第１の論理レベルから前記第２の論理レベルへ遷移するときに、前記第２のトランジスタはオフ状態に設定されている、ことを特徴とする請求項１記載のバッファ回路。 - 前記第１の制御回路が、前記第１のバッファ回路の活性化と非活性化を制御する選択制御信号を入力する入力端子をさらに有し、前記選択制御信号が前記第１のバッファ回路の非活性化を指示する値のとき、前記第２のトランジスタをオフ状態とする論理レベルの信号を出力する手段を備え、
前記第２の制御回路が、前記第２のバッファ回路の活性化と非活性化を制御する選択制御信号を入力する入力端子をさらに有し、前記選択制御信号が前記第２のバッファ回路の非活性化を指示する値のとき、前記第４のトランジスタをオフ状態とする論理レベルの信号を出力する手段を備えている、ことを特徴とする請求項８記載のバッファ回路。 - 前記制御回路が、前記バッファ回路の入力端子に供給される入力信号を受け取る入力端子と、前記入力信号を反転した信号を出力する出力端子を有する第１のインバータを備え、さらに、
前記第１のインバータからの出力信号と、前記バッファ回路の出力端子の出力信号の反転信号と、前記バッファ回路の活性化と非活性化を制御する選択制御信号又はその反転信号を、それぞれ第１乃至第３の入力端子から入力し、
前記第３の入力端子から入力された前記選択制御信号が、前記バッファ回路の活性化を指示しており、前記第１及び第２の入力端子から入力される信号がともに第２の論理レベルのときに、前記第２のＭＯＳトランジスタをオン状態とする論理レベルの信号を、前記第２のＭＯＳトランジスタの制御端子に出力し、
前記第３の入力端子から入力された前記選択制御信号が前記バッファ回路の非活性化を指示しているときには、前記第２のＭＯＳトランジスタをオフ状態とする論理レベルの信号を、前記第２のＭＯＳトランジスタの制御端子に出力する論理回路と、
を備えている、ことを特徴とする請求項９又は１０記載のバッファ回路。 - 前記バッファ回路の出力端子に入力端子が接続されている第２のインバータと、
前記第２のインバータの出力端子に入力端子が接続されている第３のインバータと、を有し、前記第３のインバータの出力端子が前記バッファ回路の出力端子に接続されているフリップフロップを備え、
前記制御回路の前記論理回路が、前記第１のインバータの出力信号と前記第２のインバータの出力信号と、前記選択制御信号又はその反転信号と、を前記３つの入力端子よりそれぞれ入力する、ことを特徴とする請求項１９記載のバッファ回路。 - 請求項１乃至２０のいずれか一の前記バッファ回路を、クロックツリーバッファとして備えてなる半導体集積回路。
- クロック配線経路に、ツリー状に、複数のバッファ回路が配置されるバッファツリー回路であって、
請求項８又は１８記載の前記第１のバッファ回路と、請求項８又は１８記載の前記第２のバッファ回路とをクロック伝搬経路に沿って交互に縦続形態に接続してなる、ことを特徴とするバッファツリー回路。
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