TWI231095B - Buffer circuit, buffer tree and semiconductor device - Google Patents

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1231095 五、發明說明（1) 一、【發明所屬之技術領域】 本發明係關於一種緩衝電路，尤有關於—種 虎之、友衝為之緩衝電路與半導體積體電路。 ~、【先前技術】 一最近，在高速C0MS電路等半導體積體電路， :速化，時鐘週期縮短。又，由於高密集化率 半導體積體電路内之時鐘信號配線也變長。在具:， :信號之轉移取樣資料之閃鎖、暫存器等時鐘；時 “，體積體電路，在令自時鐘輸入端子或内部時鐘產= =:時鐘供給源往各時鐘同步電路之延遲一致之時鐘分配 =法上，如圖12所示，採用在時鐘傳播路徑將時鐘 裔電路（也稱為「CTS(Cl〇ck Tree以以“幻㈧緩衝電，、、衝 路」）INVUH〜INV107配置成樹狀之時鐘樹方式。以往之日士 鐘，衝電路由PM0S電晶體和NM0S電晶體構成。在用⑶Ms^ 相器構成時鐘緩衝電路之情況，供給在高電位側電源和低 電位側電源之間連接成串接形態之pM〇s電晶體和隨〇§電晶 體之共同連接之閘極輸入信號，自PM〇s電晶體之汲極和曰曰 NM0S電晶體之汲極之連接點輸出時鐘緩衝電路之輸出信 號。在驅動PM0S電晶體，將high位準之輸出高速化之^ 況’將PM0S電晶體之尺寸設為大，而將NM〇s電晶體之尺寸 設為小，因此，將比沒p/ 設為大，以高速化。在此，

比/5p/ /3n係構成C0MS反相器之PM0S電晶體和NM0S電晶體 之增益係數召之比。該石由（# ε / t⑽）（W/L)提供（但，V

1231095 五、發明說明（2) 係載子之移動率，ε係>1極絕緣膜之介質常數，tox係閘極 絕緣膜之膜厚，W係通道寬度，L係通道長度）。可是，在 依據比yS p/冷η高速化之情況，由於單元尺寸之限制等， 必須將NM0S電晶體之尺寸設為特別的小，往1 ow位準側之 輸出波形之下降變成遲鈍。又，在藉著將.〇S電晶體之尺 寸設為小以將比万ρ/石η設大之情況，變成將製造變動之 靈敏度設為大，也令動作邊限極端惡化。 此外’在關於使動作高速化之緩衝電路之刊物上，例 如在特開平8 - 3 2 1 7 6 8號公報，公開一種緩衝電路，在構造 上將由ρΜ IS電晶體構成之充電電路和由η μ IS電晶體構成 之放電 號之上 極輸入 輸入輸 體之連 時，另 在上述 閘極之 緣偵測 發生邊 電路。 器等時 一方之 使用側 電路串 升緣之 偵測輸 入信號 接點連 一方不 刊物記 間及輪 電路， 緣偵測 即，在 鐘同步 邊緣取 之邊緣 接’在ρ Μ I S電晶體之閘極輸入偵測輸入信 上升緣彳貞測電路之輸出，在n MI s電晶體之閘 入信號之下降緣之下降緣偵測電路之輸出， 之正相閘之輸出與ρΜ I S電晶體和η ΜI s電晶 接，ρΜ I S電晶體和η μ丨S電晶體之一方導^ 導通’貫穿電流不流動，使得可高速動作。 載之緩衝電路，在輸入端子和pMi s電晶體之 入端子和n MIS電晶體之閘極之間都插入邊 在輸出信號之上升緣及下降緣之雙方之 ，路之延遲時間量之延€，不適合高速緩衝 述刊物§己載之緩衝電路，例如閂 電路在只使用時鐘信號之上升緣二：： 樣之情況’使用側之時鐘信號之 一樣的令延遲。 透緣也和未

1231095 五、發明說明（3) 三、【發明内容】 發明要解決之課題 在為了調整延遲而插入時鐘路徑之緩衝電路， 緩衝電路之傳播延遲時間長時，在自時鐘供給源瞎浐: 給對象為止插入了多段緩衝電路之情況，多段分量之=遲、 ί Ϊ ί時鐘供給對象之閃鎖或暫存器等時鐘同步電路之動 作時序之影響變纟。例如在動 /電路之動 路等，-個時鐘週期tC[變成未=革起過 圖12所示插入4段之延 滿fns，在時鐘樹各自如 衡抑《得播延遲時間為約6〇 ’奴之緩 花了uns，係時鐘供給ρ :=二整用之緩衝器 序餘裕。 豕之閂鎖或暫存器等變成無時 :撕暫存在鐘信號之供給後動作之 5周整用之緩衝電路門:如間’以保證動作，延遲 因此，本發明之主短較好。 野電路之半導體 敌仏種緩衝電路及使 槓體電路，可縮短延遲時間。 ;決課題之方4 上為達成上述之目的， 具備第-電晶體和第二電 號之輪入端子和輪出輪=路，具有輸入輸 目 °就之輸出端子，其特徵 晶體，在電 源電壓相異之第 1231095 五、發明說明（4) 一電源和第二電源之間 。串聯’各自具有控制端子，各自依 號控制導通及不導通； 第二電晶體之連接節點與該緩衝電 控制端子和該緩衝電路之輸入端子 端子之輸 之控制端 "ί吕號為和 晶體設為 為和該第 體設為導 轉移至該 邏輯位準 不導通狀 位準轉移 使得該第 照供給該控 該第一 路之輸出端 該第一 連接； 具備控 供給該緩衝 輸出供給該 在控制 二邏輯位準 自該第二邏 輯位準後， 出端子之輸 在該輸入信 前，將第二 邏輯位準向 通狀態切換 態。 在本發 信號自該第 該第一電晶 之差電壓之 情況，該第 制端子之信 電晶體和該 子連接； 電晶體之該 制電路，係 電路之輸入 第二電晶體 上’當輸入 時將第二電 輯位準切換 將第二電晶 出信號電壓 7虎自該第一 電晶體設為 該第二邏輯 為導通時， 種控制電路， 入信號 子之信 該第二 不導通 一電源 通狀態 第二電 向該第 態，該 ，在該 -^电日日 備2個接受 端子，具有 出端子； 壓對應之第 該輪入信號 應、之第一邏 衝電路之輸 側，然後， 位準轉移之 號自該第— 晶體自不導 不導通狀 明，輸入該第一電晶體之該控制端子之該轸 邏輯位準向該第二邏輯位準轉移時，在料A 體之該控制端子之信號電壓和該第一電源 大小超過該第一電晶體之臨限值電壓之大】 —電晶體變成導通，那時，該第二電晶體 至少具 之輸入 號之輸 電源電 狀態， 電壓對 ，令緩 源電壓 二邏輯 輸入信 第一電 體保持

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、發明說明（5) 該緩衝電路之輸出端子之輸出信號電 側之轉移開始。 呵该 不導通 第一電 在 衝電路 輸出之 控制端 電路之 電路之 生將該 給該第 變成導 成該第 態之邏 產生之 在 之輸出 輯位準 器電路 在 反 端子之 之信號 及 自輸入 狀態， 源電壞 本發明 之輸入 輸出信 子之信 輸入端 輸出端 第二電 二電晶 通，當 二邏輯 輯位 信號。 本發明 端子連 後，自 之輪出 本發明 相器， 輸入信 f 邏輯電 言亥JL反 控：電路具備邏輯電路，依照輸入該緩 女而子之輸入信號和自該緩衝電路之輪出山、、、 號之邏輯運算結果產生供給該第二^ 3 =子 號；該邏輯電路在電路構造上當輸人=== 子之輸入^號係該第一邏輯位準且自今、縫厂 子輸出之輸出信號係該第一邏輯位準g ^衝 晶體δ又為導通狀態之邏輯位準之信號後產 體之控制端子所產生之信號；該第二彳供 自該緩衝電路之輸出端子輸出之輸：信；： 位準時’I生將該第二電晶體設為不導二 之信號後給該帛二電晶體之控制端子所 ’具備正反為電路，齡Γ人λ山·? i 接，記憶並保持該緩= : ，端子輸出所記憶並保持之 端子和該緩衝電路之輸出端子連接。 反 ，該控制電路具備： 具有輸入端子，接受供給該緩衝電路 號；及輸出端子，輪出脾 輪入 叛出將遠輸入信號反相後 ί Φ t有2個輸入端子，自該2個輸入端子么 裔電路所記憶並保持之將該緩衝電路之輸^

们2頁 1231095 五、發明說明（6) 端子之輸出信號反相後之信 號，還具有輸出端子，當自 是該第二邏輯位準時，向該 邊第二電晶體設為導通狀態 本發明在別的形態上， 控制該緩衝電路之活化和非 一種裝置，當該選擇用控制 化之值時，輸出將該第二電 準之信號，自由控制緩衝電 說明得知，依據申請專利範 的達成上述之目的。 號及來自該反相器之輸出信 ^ t個輪入端子輪入之信號都 第一電晶體之控制端子輸出將 ，邏輯位準之信號。 該控制電路也可在構造上輸入 ^匕之選擇用控制信號，具備 信號為指示該緩衝電路之非活 日日體设為不導通狀態之邏輯位 路之活化、非活化。由以下之 圍之各申請項之本發明也一樣 四、【實施方式】 發明之實施形態 j下，說明本發明之實施形態。本發明之緩衝電路在 其一貫施形態，將第一電源·設為高電位側電源，將 第二電源設為低電位側電源（VSS)，具備在第一電源和第 二電源之間串聯之第一及第二電晶體（pM1、NM1)，將第一 電晶體和第二電晶體之連接節點設為緩衝電路之輸出端子 (OUT)。第一電晶體（PM1)之控制端子和緩衝電路之輸入端 子（IN)連接，當輸入該輸入端子N )之信號為和第一電源 電壓（VDD)對應之第一邏輯位準（h丨gh )時被設為不導通狀 態，為和第二電源電壓（vss)對應之第二邏輯位準G〇w)時 被設為導通狀態。第一電晶體（PM丨）在輸入其控制端子之 第13頁 1231095 、發明說明（7) 佗唬電壓（VIN)和第一電源電壓（VDD)之差電壓 二VI:-?D|)超過第一電晶體(pM1>之臨心二 IVtp |之情況變成導通，令緩衝電路之輸出端子大小 輸出信號電壓轉移至第一電源電壓（VDI^側。 之 本發明之主要特徵之一為具有控制電路，在控 供給緩衝電路之輸入端子（IN)之輸入信號自第1 變為第二邏輯位準時，在γ制肖 / >f準 電阳體（PM1)自不導通狀態切換為導通之時刻 弟 電晶體（NM1)保持不導通狀態。 于第一 山更詳細說明之，本控制電路係接受輸入緩衝電路 入縞子（IN)之輸入信號後，輸出供給第二電晶體“Μ别 ，制端子之信號之㈣f路，當輸人錢 m供給第二電晶體⑽)之控制端子將第二== ()α又為不導通狀態之邏輯位準之信號，當輸入作 :一；輯位準(high)時將第二電晶體则設為導通：為 悲二令緩衝電路之輸出端子（ουτ)之電壓 = 電壓⑽)側，然後，在輸入信號自第一邏輯位^源 :輯位準轉移之前，供給第二電晶體⑽ 匕 (NM1)設為不導通狀態之信號。 弟一電阳體 在這種構造之本發明之實施形態，供給緩 入端子（IN)之輸入信號電壓（VIN)自第一電源 2 移，變成VDD -丨Vtp |以下，在第一 p (VDD)轉 狀態切換為導通之時刻，第 B日，(PM1 )自不導通 態，在第-電晶體⑽D導\一之\曰曰列體（=保持不導通狀 等逋之時刻，自第一電源（VDD)往 1231095 五'發明說明（8) 弟一電源（VSS)之貫穿電流（short-cut current)也完全不 "L勒°而’在此狀態，利用第一電晶體（PM1)之汲極電流 對輸出端子（OUT)開始充電。因而，可比由第一電晶體 (fMl)和第二電晶體（NM1)構成之一般之C0MS反相器構造之 衝電路更縮短自輸入信號之下降緣（自high位準往l〇w位 準之轉移）至緩衝電路之輸出信號之上升緣（自l〇w位準往 h 1 gh位準之轉移）為止之傳播延遲時間。 又，在本實施形態，在自缓衝電路之輸入端子（IN)看 之輸入負載（閘極電容）上，實質上只看到第一電晶體 (ρΜ1)之控制端子之輸入負載（閘極電容）。即，在產生控 =第二電晶體（NM1)之導通、不導通之信號之控制電路: 輸入緩衝電路之輸入端子（丨N)之輪入信號之電路（例 ^ 反相器INV1)之輸入負載（閘極電容）遠比第一電晶 Λ i々之控制端子之輸入負載小。因❿，也縮短作用於 =衝電路之輸入端子（IN)之輸入信號之下降時間，結果， 有助於緩衝電路之傳播延遲時間tpLH之高速化。 般在ϋ動重負載之緩衝電⑬，因將其電流驅動能力 電晶體之閘極寬⑺設為大，因而，緩衝 沪，iL入負載（閑極電容）變大°如—般之c〇Ms反相器 :乂 電曰:體和NM0S電晶體之閘極與緩衝電路之輸 曰：子(IN)共同連接之情況’自輸入端子(in)看，2個電 日閘極電容並聯，丨輸人負載電容變成 悲之情況之2倍。 十κ / 在本實施形態，第二電晶體（NM1)在來自緩衝電路之

1231095 五、發明說明（9) 輸入端子（IN)之輸入信號自第二邏輯位準（1〇w)轉移為第 一邏輯位準（high)之時刻變成導通。緩衝電路之輸入''端子 (IN)之輸入信號為第二邏輯位準時’第一電晶體（fMi)係 導通狀態，輸入信號自第二邏輯位準（l〇w)轉移為第一邏 輯位準（high)時，延遲控制第二電晶體（職D之^通、$ 導通之控制電路之延遲時間後，供給第二電晶體（NM1 控制端子第一邏輯位準（high)，第二電晶體（NM1)變成導 通。此時，自緩衝電路之輸入端子（IN)供給第一 (PM1)之控制端子第一邏輯位準（high)，將第一曰曰 狀態，因而自第-電源⑽)往第曰曰二電源 (SS)之貝牙電 >现不流動，可降低耗電力。又， = (ΝΜ1)變成導通之情況，因貫穿電流不流動，可^短 、或衝電路之輸出端子之輸出信號之下降時間。 、、 f本貝施形態，對於輸入緩衝電路之輸入端子（IN)之 輸入信號之自第二邏輯位準（1〇w)往第一邏輯位準（high) 升轉移之緩衝電路之輸出端子（〇υτ)之自第一邏輯位 j i、gh)、支為第_邏輯位準之傳播延遲時間“[Η， :輸ϊ 和，，信號之下降轉移對應之緩衝電路 ’ Γ、—）之仏號之上升轉移為止之傳播延遲時間） 不，進仃利用轉移開始之高速化之縮短化。即，延 :ΚίΓ:τ”電路之延遲時間量《[進行緩衝電路： 輯“⑽之ΐΐ號之自第-邏輯位準(high)往第二邏 輸入緩衝電路之輸入端子（IN)之輸入信號自第二邏輯

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五、發明說明（1〇) 位準（1 OW)轉移為第一邏經 (PM1)切換為不導通，第m(hlgh)時，第一電晶體 遲時間後一度變成導通，一脾山體（NM1)延遲控制電路之延 第一電源電壓（VDD)設為和m輪出士端子（ουτ)之信號電壓自 邏輯位準。然後，供仏第Λ二Λ源電a(vss)對應之第二 邏輯位準（low)，第楚—日體（NM1)之控制端子第二 緩衝雷收々W山山 、第一電晶體都變成不導通狀態， 緩衝電路之輸出端子變成高阻抗狀態。 路由路之輸出端子（〇UT)連接之正反器電 INvUt 端子相連接之2個反相器（！評2、 抗狀自，纪憶保持緩衝電路之輸出端子（0UT)變成高阻 ^大L正别之緩衝電路之輸出端子（〇υτ)之邏輯位準，將 ::抗狀態之緩衝電路之輸出端子⑽τ)設為正反器之輸 ^之反相器（INV3)輸出之邏輯位準。即，輸入緩衝電路 ^輸入端子（IN)之輸入信號自第二邏輯位準（1〇w)轉移為 第一邏輯位準（high)時，第二電晶體（NM1) 一度變成導通 後，在輸入信號自第一邏輯位準（high)變為第二邏輯位準 (low)之途中，將第二電晶體（NM1)設為不導通狀態，也經 由正反器之輸出段之反相器（iNV3)之輸出端子將緩衝電路 之輸出端子（OUT)之電壓提升或拉低至本來之邏輯位準為 止。即，在本實施形態，將緩衝電路之輸出端子保持在高 阻抗狀態，其輸出電壓也止於第一邏輯位準（high : v〇H) 和第二邏輯位準（1 〇w : V0L )之間之中間電壓，或者避免設 為和本來之邏輯位準不同之邏輯位準。 在本發明之別的實施形態上，在上述之一實施形態之

第17頁 1231095 五、發明說明（Η) ^衝電路，將第一電源設為低電位側電源 高電位侧電源()，因此，採用J第=游 餅雍Ϊ之第一邏輯位準置換為丨0W、將和第二電源電磨 二二，第二邏輯位準置換為]^§11之構造也可。在本別的實 =形態上，關於在第一電源(VSS)和第二電源(vdd)之間率 個電晶體（PM1、NM1)，在構造上將在控制電路進行 导、及不導通之切換控制之電晶體置換為電晶體， 自供給緩衝電路之輸入端子（IN)之輸入信號之上升緣奚缓 衝電路之^出端子（〇UT)之輸出信號之下降緣之傳播延遲 時間tpLH高速化。即，在本別的實施形態 緩1電路之輸人端子（IN)直接連接之第_電晶體=圖5 之NM1，將依據自控制電路輸入控制端子之信號控制導通 •不導通之第二電晶體設為圖5之四1，和參照圖i所說明 之上述之實施形態的互換。以下，參照圖5說明 別的實施形態。 斤即，具備在第一電源（vss)和第二電源（VDD)之間串聯 之第一、、第=電晶體（NM1、PM1)，將第一電晶體和第二電 晶體之連接節點設為緩衝電路之輸出端子（〇υτ)，第一電 晶體（ΝΜ1)之控制端子和緩衝電路之輸入端子Q们 第一電晶體（ΝΜ1 )在輸入其控制端子之信號電壓 一電源電壓（VSS)之差電嬋VTM VQQ ^ _ 示 左电IVIN —VSS超過第一電晶體（NM1) 之限值（Vtη)之h況變成導通，令緩衝電路之輸出端 (—out)轉移至第-電源電壓(vss)側。❿，在本發明之別的 貫施形匕、，其主要特徵之一為具有控制電路，在控制上在

1231095 五 '發明說明（12) 弟一電晶體（NM1)自不墓# 二電晶體⑽)保 切換為導通之時刻使得第· 入传制：：係接5輸入緩衝電路之輸入端子(ΙΝ)之輸 之‘ 電路t給！ f電晶體(ρ Μ1)之控制端子之信號 楚工、r μ 虽輸入信號為和第二電源電壓（VDD)對應之 = 時，供給第二電晶體(PM1)之控制端 ，Μ :電:體（PM1)設為不導通狀態之信號，當輸入信 Ϊ 二電壓(VSS)對應之第-邏輯位準(1㈣)時將 第一電曰曰體（PM1)設為導通狀態，令緩衝電路之輸出端子 (out)之電壓轉移至第二電源電壓（VDD)侧後，設定供給第 二電晶體（PM1)之控制端子之信號，使得令 (PM1)不導通。 & $ 在這種構造之本發明之別的實施形態，在輸入緩衝 路之輸入端子（IN)之輸入信號自第一邏輯位準（1〇w)轉移 為第二邏輯位準（high)，第一電晶體（NM1)自不導通切換 為導通之時刻，第二電晶體（PM1)保持不導通狀能，在第 一電晶體（NM1)變成導通之時刻，自電源（VDD)往u電源 (VSS)之貫穿電流也完全不流動，因輸出端子（〇ϋτ)經由 通狀態之第一電晶體（ΝΜ1)放電，縮短自輸入信號之上升 緣（往high位準之轉移）至緩衝電路之輸出信號之\降緣 + (往low位準之轉移）為止之傳播延遲時間tpLH。 又’在本別的實施形態’在自輪入端子側看之輪入負 載上，因只看到第一電晶體（NM1)之控制端子之輸入負載、— (閘極電容負載），緩衝電路之輸入端子（IN)之輸入信號之

1231095 五'發明說明（13) 義 下降日守間也、Ijg短，有助於緩衝電路之傳播延遲時間t p L η之 局速化在本貫施形悲，第二電晶體（PM1)在來自緩衝電 路，輸入端子（IN)之輸入信號自第二邏輯位準（high)轉移 為第一邏輯位準（low)之時刻變成導通。來自緩衝電路之 輸入端子（IN)之輸入信號為第二邏輯位準（high)時，第一 電晶體（NM1)係導通狀態，輸入信號自第二邏輯位準 (high)轉移為第一邏輯位準（1〇w)時，延遲控制第二電晶 體（PM1 )之導通、不導通之控制電路之 體⑽)之控制端子第-邏輯位準(二第二電 /成導通°此時’自緩衝電路之輸入端子ΠΝ) iU;日日體(NM1)之控制端子第-邏輯位準⑽卜將 為不導通狀態，因而第二電晶體⑽) 電产不^動=時，自電源（VDD)往電源（VSS)之貫穿 奄教不机動，降低耗電力。 (1心3::;==丄=::(緩衝1路之輸人端子 (low)之㈣，延遲立準(hl如主第-邏輯位準 體⑽)變成導通，；衝間量後’第二電晶 一邏輯位準（low)時，第 一邏輯位準（low)轉移為第二=^子（0UT)之信號自第 自第二邏輯位車π /，輯位準（hlgh)。輸入信號 一電晶體（NM1)變成不導 一一遘輯位準（1 將輸出端子（OUT)自第一、0 一電晶體（PM1)變成導通， 後，在輸入信號自第―邏3^位準&為第：邏輯位準。然 準（high)之前，自控制番 立準（丨0w)轉移為第二邏輯位 路供給第二電晶體（PM 1)之控制

第20頁 1231095 五、發明說明（14) ，第一、第二電晶體⑽、pmu. 抗=能不v 1狀悲L緩衝電路之輪出端子（ουτ)變成高阻 ΐ ιΊ//1 %，和緩衝電路之輪出端子（ουτ)連接之正反 二電路(輸入端子和輸出端子相連接之反相器INV2、 ，保持並輸出緩衝電路之輪出端子變成高阻抗狀態 广之緩衝電路之輸出端子之邏輯位準，利用正反器之輸 + M &目4益^¥3之輸出）將高阻抗狀態之緩衝電路之輸出端 子1和、緩衝電路本來應輸出之邏輯位準對應之電壓。 ，本發明之^實施形態，控制電路具備反相器 ^ ^ f反相益（INV1)具有輪入端子，接收供給緩衝電 浐反：ΐT之輸入信號；及輸出端子，冑出將該輸入信 ;各白ί之：號；還具備邏輯電路(N0R3)，自3個輸入端 二vC反器電路之反相器(INV2)之輸出、反相 及控制緩衝電路之活化和非活化之選擇 “衝iiij相信號，將該選擇用控制信號設為指示 都是該第二邏輯位準時，以3:子輸 制端子輸出將該第二電曰俨π ° 一 ’日日1之控 ί，ϋ:爻 控制信號指示該緩衝電路之非活化 曰俨之二二上輸入信號之值’自輸出端子向該第二電 出將該第二電晶體設為不導通狀態之邏 出，高速性下控制時鐘信號之Γ 乜了如用組合了上述之各實施形態之緩衝

1231095 五、發明說明（15) 電路之構造。 實施例 為了更詳細說明上述之本發明之實施形態，參照圖面 說明本發明之實施例。圖丨係表示本發明之實施例丨之緩衝 電路之構造圖。參照圖1，本實施例之緩衝電路利用c〇Ms 製程構成，係接受供給輸入端子丨N之輸入信號後，自輸出 端子OUT輸出將該輸入信號反相後之信號之反相緩衝電 路，具備P通道M0S電晶體（稱為rpM〇s電晶體」）PM1，源 極和高電位側電源VDD連接；及n通道M0S電晶體（稱為 「NM0S電晶體」）NM1，源極和低電位側電源vss連接；將 PM0S電晶體PM1之汲極和NM0S電晶體NM1之汲極之連接節點 設為緩衝電路之輸出端子out。 PM0S電晶體pm 1之閘極和緩衝電路之輸入端子丨N連 接’供給輸入端子IN之輸入信號為high(高）位準時，設為 不導通狀態，輸入信號電壓下降，自電源電壓VD])減去臨 限值電壓之絕對值丨Vtp丨變成DD — 丨以下時變成導 通’自電源VDD將輸出端子OUT充電，令轉移至電源電壓 V D 〇側。即’輸出信號自1 〇 w位準上升至h i g h位準。 在緩衝電路之輸入端子^和隨〇3電晶體NM1之閘極之 間插入反相器INV1和自一個輸入端子輸入反相器INV1之輸 出之反或電路N0R1，這些構成產生供給Nm〇S電晶體NM1之 閘極之#號後輸出之控制電路。 本控制電路當輸入端子⑺之輸入信號為1〇w(低）位準

第22頁 1231095 五、發明說明（16) 時’將NM0S電晶體NM1設為不導通狀態，在輸入信號轉移 至high位準之情況，將NM〇s電晶體Νίπ設為導通狀態，將 輸出端子OUT之電荷向VSS側放電，令輸出端子OUT之電壓 轉移至電源電壓VS S側，然後，在輸入信號自^ i gh位準往 low位準之下降轉移前之時刻，藉著將NM0S電晶體NM1之閘 極设為I〇w位準，輸入信號自high轉移為l〇w，在pm〇S電晶 體PM1自不導通狀態切換為導通之時刻，NM〇s電晶體保 持不導通狀態。

• 因而，在本貫施例，依據輸入信號之下降轉移，PM0S 電晶體PM1自不導通狀態切換為導通狀態時，自電源vdd往 電源VSS側之貫穿電流不流動。 參妝圖1，PM0S電晶體PM1之汲極和隨〇s電晶體關！之 沒極之連接點與緩衝電路之輸出端子〇ϋτ連接，而且和反 相器INV2之輸入端子及反相器INV3之輸出端子連接，反相 器INV2之輸出端子和反相器INV3之輸入端子連接，反相器 INV2和INV3構成正反器，記憶並保持緩衝電路之 OUT之邏輯值。 而輸入端子和輸入端子⑽連接之反相器INV1i輸出端 子及反相器INV2之輸出端子和2輸入之反或電路⑽以之輸 入端子連接，反或電路N0R1之輪出端子和nm〇s 之閘極連接。 圖2係用以說明本發明之實施例丨之動作之波形圖。參 ,、'、圖2在輸入端子IN之輸入信號電壓viN變成vdd — |Vtp 丨（但，Vtp係PM0S電晶體PM1之臨限值電壓）以下之時刻

1231095 五、發明說明（17) (to)，輸出端子OUT之獐出信號電壓V0UT上升。 而，在由在電源VDD和VSS之間串聯、在閘極共同的輸 入輸入信號、汲極之間之連接點和輸出端子連接之電 晶體和N Μ 0 S電晶體構成之C 0 M S反相器（比較例），輸入信號 電壓VIN轉移至VDD—|Vtp丨以下時，pmos電晶體變成導 通’那時NM0S電晶體也導通，貫穿電流自電源經由導 通狀態之PM0S電晶體和NM0S電晶體流向電源ms。NM0S電 晶體當輸入信號電壓小於Vtn(但，vtn係NM0S電晶體之臨 限值電壓）時變成不導通，貫穿電流在輸入信號電壓位於 VDD —丨Vtp丨和Vtn之間之期間自電源VDE)流向vss。即，在 在C0MS反相器之輸入彳§號自high向l〇w轉移時，其開始上 升時間如圖2之虛線（比較例）所示，比本發明之實施例延 遲。 於是’本發明使自輸入信號之自high向1〇¥之轉移至 · 輸出信號之自low向high之傳播延遲時間tpLH比⑶…反相 器高速化。 ·

在C0MS反相器，需要驅動PM〇S電晶體和腿〇3電晶體之 閘極之負載電容之並聯電容。而，在本發明，在自輸入端 子IN看到之閘極負載上，只有緩衝電路之pM〇s電晶體之閘 極之電容。即，反相iiNVi只要係用以產生輸入N〇R1之信 =即可’因不是如PM0S電晶體PM1、咖s電晶體隠般驅 動時鐘信號配線等負載，反相器“^元件之尺寸可&pM〇s 電晶體PM1的小，因而，在自輸入端子⑺看到之閘極負載 上，只有緩衝電路之PM0S電晶體之閘極之電容，有助於輸

1231095 五、發明說明（18) Λ信號之轉移之高速化。 輪入端子H) 模之式幹上入表：對本發明之實施例1之缓衝電路之 號之-:=:f號和來自輸出端子⑽τ)之輪出信 衝電路= = 本實施例，自供給緩 輪出端子⑽T)之輸出^f之入H之下降緣至緩衝電路之 tPLH比一般之⑶㈣反相γ的縮:。緣為止—之傳播延遲時間 號之上升緣至輸出信號之降，本貫施例’自輸入信

比—般之C0MS 降緣為之傳播延遲時間tpLH 版之L0MS反相益的延遲了例如 或電路N0R1之延遲時間量。 汉祁窃ilMVi反 圖4係用以說明圖1所+士 路之動作之時序圖。在=發明之實施例1之緩衝電 PM0S雷曰辦在圖4，IN係圖1之輸入端子，Λ係 一於曰曰之閘極，Β係反相器INV1之輸出（N0R1之第 之Ϊ ί 係題0S電晶體關1之閘極，D係腦電晶劃1 = 電晶體NM1之沒極之連接點，£係反相器^^ 之輸出（N0R1之第二輸入）之節點之信號波形。 輸入信號IN上升時（圖4之時刻τ。），節點b延遲反相器 之延遲時間量後下降至i 〇w位$，此時，目節點d係 ig位準，節點E係1〇w位準，係反或電路之輸出之節 自l〇w位準往high位準轉移。收到節點◦之上升緣，將 節點c之電壓作為閘極電壓輸入之關〇s電晶體關}自不導通 狀態切換為導通，將節點!）之電荷向vss側放電，節點D轉 移至low位準。NM0S電晶體NM1自不導通狀態切換為導通 時’high位準作用於PM0S電晶體ΡΜι之閘極（節點A)，將

第25頁 1231095 PM0S電晶體PM1設為不導通狀 貫穿電流不流動。 態，自電源VDD往電源VSS之 節點D轉移至i〇w位準後，係反相器INV2之輸出節點之 節點E轉移至high位準，收到該轉移後，係反或電路n〇r1 之輸出之郎點C變成1 〇 w位準。

節點C轉移至10W位準後，將節點c之電壓作為閘極電 壓輸入=NM0S電晶體NM1變成不導通。此外，在此期間也 將輸入信號設為high位準，將PM〇s電晶體PM1設為不導通 狀態。在輸入信號IN自high往l〇w位準轉移為止將PM〇s電 晶體PM 1没為不導通狀態，在圖4之以τ。”表示之期間（自節 點C之下降緣至輸入信號ί Ν之下降緣為止之期間），將緩衝 電路之輸出端子OUT設為高阻抗狀態。

由反相器INV2和INV3構成之正反器記憶並保持節點]) 之邏輯值（變成高阻抗狀態之前之邏輯值），在緩衝電路之 輸出端子OUT為高阻抗狀態之期間（T〇ff)，其輸出端子被設 為low位準之反相器iNV3將緩衝電路之輸出端子〇υτ放電， 使得將緩衝電路之輸出端子0UT設為l〇w位準。反相器』乂3 由C0MS反相器構成，但是將其NM0S電晶體之尺寸設°為比構 成緩衝電路之NM0S電晶體NM1的小較好。在緩衝電X路'之 PM0S電晶體PM1和NM0S電晶體NM1都變成不導通之期間（τ )’輸出端子（OUT)之輸出信號電壓係i〇w位準（v〇L /下^ 其附近）’但是在尚未達到電源電壓vss之情況，輸出1〇1 位準之反相器INV3使輸出端子（ουτ)之輸出信號電壓下 至電源電壓VSS側。 ~

1231095 五、發明說明（20) 在圖4之時刻TA輸入信號IN下降時，如參照圖2等之說 明所示’利用自不導通狀態切換為導通之pM〇s電晶體 PM1，自電源VDD開始將輸出端子0UT(節點D)充電阳=上輸 出端子OUT(節點D)往high位準之上升轉移開始。此時，節 點E變成low位準，將節點B設為high位準，係反或電路 N0R1之輸出之郎點C依然是1 〇w位準，即，將電晶體 NM1設為不導通狀態。 09 此外，在圖4，在時刻TG和1\之間，以Ta表示輸入緩衝 電路之輸入端子（IN)之時鐘信號之自…肋位準往1〇w位準 之下降之轉移時刻，為了簡化，將輸入緩衝電路之輸入端_ 子（IN)之時鐘信號之作用比設為！ ·· 1(5〇%)，但是在本實 施例’時鐘信號之作用比不是丨·· 1當然也可。在圖4，自 時刻TG至八之期間為一個時鐘週期（t CK)。 其次，說明本發明之實施例2。圖5係表示本發明之實 ，例2之構造圖。參照圖5，本實施例係將輸入閘極之信號 文到控制之電晶體之極性和實施例1的互換的。在本實施 例，在構造上在NM0S電晶體NM1之閘極直接輸入輸入端子 IN之輸入信號，在PM0S電晶體pM1之閘極輸入由反相器 INV1、反及電路NANDi構成之控制電路之輸出信號。在實 ，例1，令縮短對於輸入信號之下降緣之緩衝電路之輸出 馨 L號之上升緣之傳播延遲時間，但是在本實施例，如圖6 所示，令縮短對於輸入信號之上升緣之緩衝電路之輸出信 · 號之下降緣之傳播延遲時間tpHL。 更详細說明之，參照圖5，本實施例之緩衝電路具備

第27頁 1231095 五、發明說明（21) Ρ Μ 0 S電晶體Ρ Μ1 ’源極和南電位侧電源v d j)連接；及關〇 S電 晶體Ν Μ 1 ’源極和低電位側電源v s S連接；將ρ μ 〇 s電晶體 ΡΜ1之汲極和NM0S電晶體ΝΜ1之汲極之連接節點設為緩衝電 路之輸出端子OUT，NM0S電晶體ΝΜ1之閘極和緩衝電路之輸 入端子IN連接’輸入信號為1 ow位準時，設為不導通狀 態，輸入信號電壓上升，超過NM0S電晶體NM1之臨限值電 壓Vtn時變成導通，將緩衝電路之輸出端子〇υτ放電，令轉 移至電源電壓VSS側。 在緩衝電路之輸入端子IN和PM0S電晶體PM1之間極之 間插入由反相器IMV1和反及電路NAND1構成之電路，構成 控制供給PM0S電晶體PM1之閘極之信號之時序之控制電 路。 本控制電路當輸入端子〇之輸入信號為high位準時， 將PM0S電晶體PM1設為不導通狀態，在輸入信號轉移至 位準之情況，將PM0S電晶體PM1設為導通狀態，將輸出端 子OUT充電至VDD側，設為high位準，然後，藉著將pm〇s電 晶體PM1之閘極設為high位準，輸入信號自比…往“杣轉 移i在NM0S電晶體NM1自不導通切換為導通之時刻，pM〇s 電晶，PM1保持不導通狀態。因而，NM〇s電晶體關1變成導 通狀態時，自電源VDD經由PM〇s電晶體pMl、題〇s電晶體 NM1流入電源vss側之貫穿電流不流動。 、參照圖5，在PM0S電晶體PM1和·〇s電晶體NM1之汲極 之連接點具備由輸入和輸出相連接之反相器丨N v 2、〗N v 3構 成之正反器，以輸入端子IN為輸入之反相器⑺^之輸出及

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反相器INV2之輸出端子和2輸入之反及電路NAND1之輸入端 子連接，反及電路NAND1之輸出端子和PM〇s電晶體ρΜι 極連接。 圖7係用以說明圖5所示之本發明之實施例2之動作之 圖。在圖7，I N係圖5之輸入端子，a係NM0S電晶體NM1之閘 極，B係反相器INV1之輸出（NAND1之第一輸入），^系⑽“ 電晶體PM1之閘極，D#pM〇s電晶體pM1之汲極和題〇3電晶 體麗1之汲極之連接點，E係反相器INV2之輸出（NAND1之第 一輸入）之節點之信號波形。

在圖7之時刻T〇，輸入信號之上升緣時，NM0S電晶體 NM1變成導通，將輸出端子〇υτ(節點D)設為1〇w位準。此 時’將反相器INV2之輸出節點E設為high位準。

在日守刻TG和T!之間之時刻τΑ，在供給緩衝電路之輸入端 子（IN)之輸入信號之下降緣時，反相器INV1之輸出自1〇w 位準變成high位準，因反及電路NAND1之2輸入（節點b、E) 都變成high位準，係反及電路NAND1之輸出之節點c轉移至 low位準’將PM0S電晶體PM1設為導通，輸出端子ουτ(節點 D)設為high位準。由於輸出端子〇υτ轉移至high位準，係 反相器INV2之輸出之節點e轉移至i〇w位準。接受節點b之 信號電壓（high位準）和節點e之信號電壓（i〇w位準）後，反 及電路NAND1令係其輸出之節點c轉移至high位準，閘極被 設為high位準之pMOS電晶體ρΜι變成不導通狀態。此時， 因輸入信號IN係low位準，PM0S電晶體PM1和NM0S電晶體 NM1都變成不導通。

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五、發明說明（23) 由反相器INV2和INV3構成之正反器記憶並保持節點〇 之邏輯值（變成高阻抗狀態之前之邏輯值），在緩衝^路之… 輸出端子OUT為高阻抗狀態之期間aoff)之間，其輸出端子 被設為high位準之反相器INV3將緩衝電路之輸出端子J"UT 充電，使得設為high位準。反相器INV3由C0MS反相器構 成’但是將其PM0S電晶體之尺寸設為比構成緩衝電^之 PM0S電晶體PM1的小（電流驅動能力小）。 · 在緩衝電路之PM0S電晶體PM1和NM0S電晶體隨丨都變成 不導通之期間（圖7之Toff)，輸出端子（OUT)之輸出信號%壓 -(節點D之電壓）係h igh位準（V0H以上；V0H係輸出電壓 _ HIGH)，但是在尚未達到電源電壓VDD之情況，利用輸出 high位準之反相器INV3使輸出端子（〇υτ)之輸出信號%壓 上升至電源電壓VDD側。 在圖7之時刻η，輸入信號ΙΝ轉移至high位準時，NM〇s . 電晶體NM1變成導通，那時，因pM〇s電晶體pM1係在其閘極 _ 文到hi gh位準作用之狀態，被設為不導通狀態，馬上將輸 出端子OUT設為1 ow位準。此外，在圖7，為了簡化，將輸 入緩衝電路之輸入端子（IN)之時鐘信號之作用比設為丨： U 5 0 /0’但是在本實施例，時鐘信號之作用告 然也可。 ：卜疋丄· 1田_ 其次，說明本發明之實施例3。圖8係表示本發明之實 施:列3之構造圖。如圖8所示’本實施例之緩衝器係將反相 ，衝電路10A和反相緩衝電路1〇β連接成串接形態的，在功 能上作為正相緩衝器。

第30頁 1231095 五、發明說明（24) 反相緩衝電路1 0 A之構造和參照圖1所說明之實施例1 之緩衝電路一樣，縮短自輸入端子ΓΝ之輸入信號之上升緣 至輸出h號之下降緣為止之延遲時間。反相緩衝電路1 〇 B 之構造和參照圖5所說明之實施例2之緩衝電路一樣，縮短 自反相緩衝電路10A之輸出信號之上升緣至輪出踹子 輸出信號之下降緣為止之延遲時間… ^子之 利用這種構造’縮短自輸入端子IN之輸入信號之下降 緣至輸出端子〇 U T之輸出信號之下降緣為止之延遲時間。 、，在本實施例之一變形例上，在將反相緩衝電路丨〇β設 為别彳又，在反相緩衝電路1 〇 B之後段配置反相緩衝電路1 〇 a ^情況，在反相緩衝電路1 0B，縮短自輸入端子⑽之輸入 #號之上升緣至輸出信號之下降緣為止之傳播延遲時間， 在反相緩衝電路10A縮短自反相緩衝電路1〇B之輸出信號之 下降緣至輸出端子OUT之輸出信號之上升緣為止之傳 =曰:。利用這種構造，在串接之緩衝電路，、缩短自輸入 鈿子IN之輸入信號之上升緣至輸出端子⑽了之輸出信铲 上升緣為止之傳播延遲時間。 儿 其次，說明本發明之實施例4。圖9係表示本發 細例4之構造圖。在圖i及圖5所示之實施例之構 實 ;=〇S電晶體和麵電晶體都變成不導通之期間T將 :::路之輸出端子，設為係輪出端子〇υτ之正前之邏”輯將 衝電路^位準或hlgh位準之正反器（INV2、INV3)，杏緩 子out變成正常之邏輯位準。狀-二二$制成輪出端 j疋，例如在圖4之時序圖，

第31頁 1231095 五、發明說明（25) 在緩衝電路之輪出端子OUT孫古 之情況，省略圖i、圖5耸’、_巧阻抗狀態之期間τ。"比較短-. 之正反器，也可具有某j寂斤=之由反相器1肝2、INV3構成 若丁。ff係短時間，緩衝/電:之本發明之作用效果。即， 路錯誤之邏輯位準之輪出端子刪交給下一段之電 PM0S電晶體pMl之閘極匕二。在此情況’參照圖9， 龍1之閘極連接以柒子⑺連接，在關os電晶體 之反相剛Γ之輸之輸入信號後反相輸出 後輸出之延遲電路二及之輪輸入出輸 出端子。 < 輸出為輸入之反或電路N0R1之輸 在本實施例，在绣接^带 自high位準往low位準電路之輸入端子IN之輸入信號之 之信號之自時緩衝電路之輸出端子刪 時序波形一樣。 1的位準之上升轉移時和圖3所示之 圖10係表示本發日月夕_ ^ , 本實施例，在輸人例4之動作例之時序圖。在 之上升時（1)，接典1私之輸入信號之自1〇w位準往hi^ & ψ >狄_ 、又μ輪入信號之轉移，係反相器I NV1之 輸出之郎點Β變成1 q w >ffr淮 . 杧哚、吾s , 取0w位準。此時，因延遲電路100之輸出 未向節輸出hi的位準之信號），輸人 M I 〇W立準之反或電路N0R1接受節點B之往low位準之 h .々係其輸出之節點C變化至h i gh位準。節點C變成 至low位準。 電日日體NM變成導通’輸出端子0UT靜 輸入來自輸入端子IN之輸入信號之延遲電路1〇〇令該

1231095 五、發明說明（26) 輸入信號之上升緣延遲時間t d 1後，向係延遲電路1 〇 〇之輸 出端子之節點E輸出令延遲後之信號，接受節點E之自1 ow 位準往high位準之上升轉移，反或電路N〇Rl令係其輸出之 節點C自high位準變化至low位準。結果，關〇s電晶體NMl 變成不導通。此時，輸入端子IN之信號係high位準，pm〇S 電晶體Ρ Μ1和N Μ 0 S電晶體Ν Μ1都變成不導通狀態（參照圖1 〇 之期間U。 /…、 接著’在圖1 0之時刻ΤΑ ’輸入信號I ν自h i gh位準轉移 至low位準，PM0S電晶體PM1變成導通狀態，輸出端子〇ϋτ 轉移至high位準。藉著調整延遲電路10〇之延遲時間，將 期間TQff設為短時間，當輸出端子out長時間變成高阻抗狀 態時’不用預先設為正前之邏輯值之電路。此外，在本實 施例4，如上述之實施例1、2般在緩衝電路之輸出端子〇ϋτ 連接由2個反相器（INV2、INV3)構成之正反器當然也可。 此外，在圖10，在時刻Τβ*Τι之間，以1表示輸入'緩衝電路 之輸入端子（IN)之時鐘信號之|high位準往1〇w位準之下 降之轉移時刻’為了簡化，將輸入緩衝電路之輸入端子 (IN)之時鐘信號之作用比設為1 : ! (5〇%)，但是在本實施 例，時鐘信號之作用比不是1 ·· 1當然也可。 在圖9，延遲電路100例如用如圖u所示之同步延遲迴 路（DLL : Delay Locked Loop)構成也可。即，具備延遲電 路101 ,輸入輸入信號，延遲後輸出，使延遲時^可變； 及延遲複製電路103，輸入延遲電路101之輸出後令延遲既 定之延遲時間，·以及相位偵測電路丨〇2，比較延遲複製電 1231095

路103之輸出和輸入信號之相位；依照相位偵測電路ι〇2之 摘測結果可變的設定延遲電路丨〇1之延遲時間。 /用延遲電路1 〇 1延遲某時鐘週期之輸入信號之上升緣 tdl後，用延遲複製電路1〇3延遲延遲時間td2，在相位偵 測電路102調整延遲電路101之延遲時間，使得下一週期之 信號之上升緣和延遲複製電路丨〇 3之輸出信號之相位一 致。

在輸入輸入端子IN之信號（時鐘信號）為週期Tck之作 用比5 0 %之時鐘#號之情況，將延遲複製電路1 〇 3之延遲時 間設為td2時、，將延遲電路1〇1之延遲時間tdl設為tdl = t(：K 將不導通期間TQff設為TQff = td2 - tCK/2。藉著依照 不‘通期間T〇ff之典型值設定延遲複製電路之延遲時間 td2，對於輸入端子IN之下降緣，提前期間τ。”量，設節點[ 為low位準，依據pM〇s電晶體pM1依據輸入端子丨^之下降緣 變成導通時，將關0S電晶體Νλπ設為不導通。

此外’在本實施例，延遲電路丨〇 〇未限定為DLL電路。 例如也可用同步型延遲電路構成，具備時鐘傳播方向彼此 反向之第一、第二延遲電路串，在構造上時鐘脈衝在第一 延遲電路串行進，依據下一時鐘脈衝在第一延遲電路串行 進之脈衝經由傳輸電路傳至第二延遲電路串，以和第一延 遲電路串反向在第二延遲電路串傳送。 將本發明之緩衝電路作為時鐘樹緩衝器裝入半導體積 體電路之情況’例如採用圖丨2所示之構造。正反器FF 1至 FF1 2在構造上使用時鐘信號之上升緣將資料取樣，在時鐘

1231095 五、發明說明（28) 樹插入4段反相器之情況，INV101、INV103〜INV105由圖5 所示之反相緩衝器構成，INV102、I NV106〜INV1 17由圖1所 示之反相緩衝器構成。 其次，說明使用本發明之實施例之緩衝電路之時鐘樹 緩衝器之性能和以往之使用C0MS反相器之時鐘樹緩衝器之 性能後評價之一例。圖1 4係在比較例上表示在圖1 2之2段 反相器INV1 0 1、反相器I NV1 02使用由一般之C0MS反相器構 成之反相緩衝器之情況之暫態分析（transient analysis) 之模擬結果之輸入波形INI和輸出波形D0UT1之圖。此外， 將圖12之初段之反相器之PM0S電晶體和NM0S電晶體之增益 係數石之比々p/ /Sn設為1 50 /75，將第2段之反相器之PM0S 電晶體和NM0S電晶體之增益係數之比；5P/ yjn設為 400/200。 供給圖1 2之初段之反相器INV1 01來自圖上未示之接收 電路（差動之反相緩衝電路）之信號，輸入該接收電路之信 號（IN1 )之振幅之最小值係〇· 25V，最大值係1· 25V，時鐘 週期t C K = 3 n s，作用比係3 ·· 2，上升時間設為〇 · 3 n s。如圖 14所示，自輸入信號ΙΝ1之上升緣至係C0MS反相器I NV1 03 之輸出之輸出信號D0UT1 (圖12)之下降緣為止之傳播延遲 時間變為0· 5 45 6ns(与54 5ps)，將自輸入信號ΙΝ1之下降緣 至輸出信號DOUT 1之上升緣為止之傳播延遲時間變為 0. 5252ns( ^525ps) ° 而’圖13係表示在圖12之2段之反相器INV101、 INV1 0 2使用圖8所示之本發明之實施例之緩衝電路丨〇 a和緩

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五、發明說明（29) 衝電路1 〇 B之情況夕献 鈐山4 h 凡之暫態分析之模擬結果之輸入波形IN1和 輪出波形D0UT1 之圖。在圖12之反相器INV1 01之輸入端接 受圖— 一-^ “〜/入命1 iH 1 U 1心于別八峒按 贫to A +不之妾收電路（反相緩衝電路）之輸出信號，輸入 路之信號（IN1)之振幅之最小值係0. 25V，最大值 兔· V，蚪鐘週期tCK=3ns，作用比係3 : 2，上升時間設 曰、M3ns。此外’將初段之緩衝電路10A之沒p/《n(PM〇S電 =豆PM11和NMOS電晶體NM1丨之增益係數万之比）設為 〇/80 ’將第2段之緩衝電路1〇]B之石p/々n(pM〇s電晶體 • 12和NMOS電晶體龍12之增益係數々之比）設為1〇〇/15〇， 自輸入化號1 N1之上升緣至輸出信號D〇UT1 (圖丨2 )之下降緣 ，止之傳播延遲時間變為〇 4814ns(与481ps)，自輸入信 號1 N1之下降緣至輸出信號DOUT1 (圖12)之上升緣為止之傳 播延遲時間變為〇.8336ns(与83 3 ps)。 在圖13 ’將不導通期間設為〇 8441ns(844 1ps)( DOUT1為high位準之期間）。在本不導通期間，在構成圖12 之緩衝器INV102之圖8之緩衝電路10B，將PMOS電晶體PM12 設為不導通（NMOS電晶體NM12也不導通，緩衝電路10B之輸 出係高阻抗狀態），利用構成正反器之反相器〖N v丨5之輸出 將不導通狀態之緩衝電路10B之輸出端子OUT向電源電壓 VDD側提升。依據本分析結果之比較，在本實施例，自對 接收電路之輸入之下降緣至輸出（DO UT1)之上升緣為止之 傳播延遲時間tpHL變為481ps，和以往之由C0MS反相器構 成之情況相比，將tpHL縮短約1 2%。 說明本發明之另外之實施例。圖1 5係表示本發明之實

第36頁 1231095 五、發明說明（30) ::5圖tf，造太V表示一圖1所示之實施例1之變形例。即， 二…、θ 本毛明之貫施例5之緩衝電路在構造上，將右 Γ/Λ相器1NV1之輸出和反相器1NV2之輸出為輸入之2輪 號、反相器！ NV2 k輸/Λ Λ入自Λ^Ννι之輸出信 :擇用除此以外之構造和上述實施例】的一 以下說明本發明之實施例5之動作。 化，將選擇用控制信號設為 設為1㈣位準（m η 之輸出強迫的 反或電路NOR3之於二個輸入信號），在閘極輸入3輸入 诚；TW夕产务輪出信號之NM0S電晶體NM1不管輸入輸入 铋子IN之信號之值蠻忐 个&翻入翰入 號變成high位準日士成導通狀悲°於是，選擇用控制信 點D固定為higM/準晶體NM1不會變成導通，節 鐘信號之輸出停/。即，輸入緩衝電路之輸入端子之時 化，Ϊ擇ίΪ:ί;實施例5’為了使緩衝電路變成活 上述；=二;; 準時，3輸入反或電路 Ρ 、擇用控制信號為low位 相器！NV1之輸出Λ/當其他2個輸入信號之值，即反

1 〇 w位準時(在輪入：1 : V 2 J輸出信號之值都是 位準時），輸出high/_f和輸出端子0UT之信號都是hW gh位準，將龍0S電晶體NM1設為導通狀 第37頁 1231095 五、發明說明（31) 態’節點D變成i〇w位準。結果，反相器INV2之輸出信號變 成hlgh位準，3輸入反或電路N0R3输出low位準，將NM0S電 曰曰體NM 1设為不導通狀態。供給輸入端子丨N之輸入信號變 成low位準時，PM0S電晶體PM1切換為導通，將節點〇充 電。又’此時，反相器INV1之輸出信號變成high位準，3 輸入反或電路N0R3依然輸出i〇w位準，將NM〇S電晶體關1設 為不導通狀態。於是，NM0S電晶體NM1係不導通狀態，因 PM0S電晶體PM1切換為導通，自高電位側電源VDD往低電位 ，電源VSS之貫穿電流不流動，降低耗電力，將輸出端子 局速的充電。於是，在本發明之實施例5，可在保持high 位準輸出之高速性下，按照需要停止供給時鐘信號，適合 用於具有備用模式等省電功能之半導體裝置等。 圖1 6係表示本發明之實施例6之構造圖。本發明之實 施例6係參照圖5所說明上述之實施例2之變形例。即，參 照圖1 6，在本發明之實施例6，係在構造上將圖5之2輸入 反及電路NAND1置換為3輸入反及電路NAND1的。在3輸入反 及電路N AND 1之3個輸入端子各自輸入反相器INV1<輸出信 號、反相器I NV2之輸出信號以及圖丨5之選擇用控制信號之 反相彳s號。除此以外之構造和上述實施例2的一樣。此 外，在圖16所示之例子，因將選擇用控制信號設為和圖15 所示的共同的’在3輸入反及電路NANM輸入選擇用控制信 號之反相信號。可是，該選擇用控制信號之邏輯之設定係 任意’在圖1 6 ’和圖1 5所示之例子不同，在將用以令緩衝 電路變成活化、不活化之選擇用控制信號之邏輯位準各自

第38頁 1231095 五、發明說明（32) ' "" —--- 位^、1〇w位準之情況’選擇用控制信號直接輸 入3輸入反及電路NAND1。 :::明本發明之實施例6之動作。為了使緩衝電路 .交成不活化，選擇用控制信號變為^扑位準時，輸入3輸 =反及電路NAND1之選擇用控制信號之反相信號變成^位 >雨入反及電路NAND1輸出high位準，將pM〇s電晶體 PM1設為不導通狀態。因pM〇s電晶體pMl 導 點D固定為high位準。即，輸入緩衝電路之^入成端導^之時郎 鐘信號之輸出停止。

而，為了使緩衝電路變成活化，將選擇用控制信號設 為low位準％，和參照圖5所說明之上述之實施例一樣的動 作。即，選擇用控制信號為1〇W位準時，以並 輸入之3輸入反及電路NAND1當其他2個輸入&號之^二即 反相器INV1之輸出信號和反相器INV2之輸出信號之值都是 hlgh位準時（在輪入端子IN和輸出端子〇υτ之信號都是i〇w f準=)，輸出low位準，將PM0S電晶體PM1設為導通狀 %，節點D變成high位準。結果，反相器INV2之輸出信號 變成low位準，3輸入反及電路NAND1輸出high位準，^ ' PM0S電晶體PM1設為不導通狀態。供給輪入端子』之輸入 信號變成high位準時，nm〇S電晶體NM1切換為導通，將節 點D放電。又，此時，反相器⑺^之輸出信號變成1〇评位 準，3輸入反及電路NAND1依然輸Ahigh位準，將pM〇s電晶 體PM1設為不導通狀態。於是，PM0S電晶體pMi係不導通狀 態，因NM0S電晶體NMi自不導通切換為導通，自高電位側

第39頁 五、發明說明（33) 電源V D D往低電位側雷滿v ς ς夕嘗# +、^ 力，將輸出端子高Τ的原放v;s之；：電f不流動，降低耗電 持1⑽位準輸出之/；V ^本實施1 ’可在保 :外==備用模式等省電功能之半導體裝置等。 此外’辦圖I 5和圖1 所+夕士政σσ _ N0R3、NAND3之1中一方、或餒/座之只施例5及6之構造之 10A、1〇Β之其中、—中方或勢5方雙//用於圖8之緩衝電路 用控制信號之3 f人f 也可。又，用還輸入選擇 路之構造也輸可反或電路置換圖9所示之2輸入反或電 限定說二但是本發明未 各申請項之發明之範圍内只要：；J二專利範圍之 變形、修正。 竹不菜者可能會進行之各種 發明之效果 如以上所示，若依據本 傳播延遲時間。若依據這種本；；縮短信號$ 桎插入了延遲調整用之緩衝器成衝電路，在時鐘與 緩衝器對時鐘供給對 ^ 情况，緩和延遲調整用之 導體積體電路裝載之緩衝器::裕,影響’適合用於在斗 緩衝電路，具有可在保 =。*外，若依據本發明之 化/非活化之控制信號控制二之延遲時間之縮短下依照% J用於具備省電功能等之以半之導二 路。 千导體裝置之緩衝器樹電 1231095 圖式簡單說明 —-- 五、【圖式簡單說明.】 圖1傳表示本發明之實施例1之構造圖。 圖2係用以說明本發明之實施例1之輸出入動 , 圖。 卜之波形 圖3係用以說明本發明之實施例！之概要之輪入 輸出信號之時序圖。 B號和 圖4係用以說明本發明之實施例丨之動作例之時序 圖5係表示本發明之實施例2之構造圖。 、 " 圖6係用以說明本發明之實施例2之概要之輪 輸出信號之時序圖。 #號和 圖7係用以說明本發明之實施例2之動作例之時序 圖8係表示本發明之實施例3之構造圖。 、 圖 圖9係表示本發明之實施例4之構造圖。 圖1 0係用以說明本發明之實施例4之動作例 圖。 < 序 圖11係表示本發明之實施例4之延遲電路 圖。 格之構造例之 圖1 2係表示應用本發明之實施例之緩衝畲 之構造圖。 電路之時鐘樹 圖1 3係表示使用本發明之實施例3之時鐘樹γ，砂 暫態分析之模擬結果例之圖。 、長衝器之 圖1 4係在比較例上表示使用c〇MS反相器之奸 器之暫態分析之模擬結果例之圖。 ％鐘樹緩衝 圖1 5係表示本發明之實施例5之構造圖。

第41頁 1231095 圖式簡單說明 圖1 6係表示本發明之實施例6之構造圖。 元件符號說明 10A、1 0B緩衝電路 1 00 延遲電路 101 可變延遲電路 1 0 2相位^[貞測電路 103延遲複製電路

第42頁

Claims (1)

1. 第43頁 χ 1231095

   月 二0日 f一— · 、、申請專利範圍 ^，邏輯位準轉移時，在輸入該第—電晶體之該控制端 —雷ΐ號電壓和該第-電源電壓之差電壓之大小超過該第 =曰曰體之臨限值電壓之大小之情.況，該第一電晶體變成 之=H卩時，該第二電晶體保持不導通狀態，該緩衝電路 始7端子之輸出信號電壓向該第一電源電壓側之轉移開 曰 修正 該 入端子 信號之 信號； 該 係該第 信號係 狀態之 所產生 該 輸出之 晶體設 晶體之 4· 其中： 具 連接， 如申請專利範圍第1項之緩衝電路，其中： 控制電路具備邏輯電路，依照輪入該緩衝電路之輪 之輸入信號和自該緩衝電路之輸出端子輸出之輸出 邏輯運算結果產生供給該第二電晶體之控制端子之 邏輯電 一邏輯 該第一 邏輯位 之信號 第二電 輪出信 為不導 控制端 如申請 路當輸 位準且 邏輯位 準之信 晶體變 號變成 通狀態 子所產 專利範 入該緩衝電路之輸入端子之輸入信號 自=緩衝電路之輸出端子輸出之輪出 準柃，產生將該第二電晶體設為導通 號後，供給該第二電晶體之控制端子 成導通，當自該緩衝電路之輸出端子 該第，邏輯位準時，產生將該第 之域輯位準之信號後，供給該第二電 生之信號。 圍第1至3項之其中-項之緩衝電路， 備正反器電路 記憶並保持該 、、電路之輪出端子之邏輯位準後， ，輸入端子和該緩衝電路t ±

   第44頁 19671 I231^ 修正 六、申請專利範圍 自輸出立而子輸出所記憶並保持之信號； 該正反器電路之輸出端子和該緩衝電路之輸出端 接。 5.如申請專利範圍第4項之缓衝電路，其中，該控制電 路具備· 反相器，具有輸入端子，接受供給該緩衝電路之輸入 端子之輸入信號；及輸出端子，輸出將該輸入信號反相後 之信號；及 邏輯電路，具有2個輸入端子，自該2個輸入端子各自 輸入該正^器電路所記憶並保持之將該緩衝電路之輸出端 子之輸出信號反相後之信號及來自該反相器之輸出信號， 還具有輸出端子，當自該2個輸入端子輸入之信號都是該第 二邏輯位準時，向該第二電晶體之控制端子輸出將該第二 電晶體設為導通狀態之邏輯位準之信號。 6 ·如申請專利範圍第1項之緩衝電路，其中： 該控制電路具備 反相器’具有輸入端子，接受供給該緩衝電路之輸入 端子之輸入信號；及輸出端子，輸出將該輸入信號反相後 之信號， 延遲電路’接受輸入該緩衝電路之輸入端子之輸入信 號後，輸出令該輪入信號延遲後之信號；及 邏輯電路’具有2個輸入端子，自該2個輸入端子輸入 來自該反相器之輪出信號及來自該延遲電路之輸出信號， 還具有輸出端子，當自該2個輸入端子輸入之信號都是該第

   第45頁 |l23l備 5:(丨 皱[I 92119671_年月曰 修正_ 六、申請專利範圍 二邏輯位準時，向該第二電晶體之控制端子輸出將該第二 電晶體設為導通狀態之邏輯位準之信號； 自該延遲電路輸出之信號在輸入該緩衝電路之輸入端 子之輸入信號自該第一邏輯位準向該第二邏輯位準轉移之 時刻之前，自該第二邏輯位準轉移至該第一邏輯位準，當 輸入該緩衝電路之輸入端子之輸入信號自該第一邏輯位準 向該第二邏輯位準轉移時，將該第二電晶體設為不導通狀 態。 7. 如申請專利範圍第6項之緩衝電路，其中，該延遲電 路由延遲鎖定迴路（DLL)電路構成。 8. —種緩衝電路，其特徵為： 具有第一緩衝電路，具有輸入輸入信號之輸入端子和 輸出將該輸入信號反相後之信號之輸出端子；及 第二緩衝電路，輸入端子和該第一緩衝電路之輸出端 子連接，具有輸出將該輸入該輸入端子之信號反相後之信 號之輸出端子； 該第一緩衝電路具備第一電晶體和第二電晶體，在電 源電壓彼此相異之第一電源和第二電源之間連接成串接形 態，各自具有控制端子，各自依照供給該控制端子之信號 控制導通及不導通， 該第一電晶體和該第二電晶體之連接節點與該第一緩 衝電路之輸出端子連接； 該第一電晶體之該控制端子和該緩衝電路之輸入端子 連接；

   第46頁 _31Ό95 \ηψ：- i ；P〇,U ΜΆ 92119671 年 月 曰 六、申請專利範圍 具備第一控制電路， 至少具備輸入端子，輸入供給該 端子之輸入信號，具有輸出端子，輪 之控制端子之信號； 在控制上，當該輸入信號為和該 第二邏輯位準時將該第二電晶體設為 信號自邊第二邏輯位準切換為和該第 一邏輯位準後，將該第二電晶體設為 電路之輸出端子之輸出信號電壓轉移 側，然後，在該輸入信號自該第一邏 位準轉移之前，將該第二電晶體設為 信號自該第一邏輯位準向該第二邏輯 電晶體自不導通狀態切換導通時，使 不導通狀態； 該第二緩衝電路 具備第三電晶體和第四電晶體， 一電源之間連接成串接形態，各自具 號控制導通及 第四電晶體之 修正 第一緩衝電路之輸入 出供給該第二電晶體 第二電源 不導 —電 導通 至該 輯位 不導 位準 得該 通狀 源電 狀態 第二 準向 通狀 轉移 第二 電壓對應之 怨’該輸入 壓對應之第 ，令該緩衝 電源電壓 該第二邏輯 態，該輸入 後，該第一 電晶體保持 照供給該控制端子之信 該第三電晶體和該 衝電路之輸出端子連接 該第三電晶體之該 端子連接； 具備第二控制電路 至少具備輸入端子 在該第一 有控制端 不導通； 連接節點 電源和該第 子，各自依 與該第二緩 控制端子和该第二緩衝電路之輸入 5 ，輸入供給該第二緩衝電路之輸入

   第47頁 ^ ^1231095 i : ϋϋ 號 1 QR71 六、申請專利範圍 年 曰 一修正一 端子之輸入該第一緩衝雷政蛘 輪出供給該第四電晶體之控制；具有輸出端子， 在控制上，當該第一緩衝雷 :虮， 輯位準時將該第四電晶體設為不導：^信號為該第-邏 當該第一緩衝電路之輪出 〜， 為該第二邏輯位準I，將，魂自該第-邏輯位準切換 該第二緩衝電路之輸出端；2J晶體設為導通狀態’令 電源電壓側，然後，在气=仏號電壓轉移至該第一 二邏輯位準向該第—邏；;電2之輸出信號自該第 設為不導通狀態，誃第—^皁轉私之前，將該第四電晶體 輯位準向該第二邏輯位=衝電路之輸出信號自該第二邏 通狀態切換導通時==後’ #該第三電晶體自不導 9. -種緩衝電路，電晶體保持不導通狀態。 具備彼此反導電型之第1為. 電源和低電位側電源之 2二電:曰:體，4高電位側 該第一M0S電晶體之、、成串接形悲， 連接節點與緩衝雷收々认及極和該第二M〇S電晶體之汲極之 該第-M〇S雷Λ輪出端子連接； 接； θθ _之間極和該緩衝電路之輸入端子連 六丨角投制電路 入信號後，輪屮也^ ^入该緩衝電路之輸入端子< 在控制：：；該第二M〇S電晶體之問極之信號； 之第二邏輯位準/ ° ^為和該低電位側電源電壓望 輸入信號為和兮古+ 第—M〇S電晶體設為不導通狀態 電位側電源電虔對應之第一邏輯位4

   丨 _3ϊ〇_ I “一.)d·?上士號 Q91 彳。C71 Λ. 曰 六 申請專利範圍 _ :端ί :亥ί二M0S電晶體設為導通狀態，令該緩衝電路之輸 後，在該輸入r m ϊ Ϊ 側電源電壓側，然 魏今儿17入唬自該第一邏輯位準向該第二邏輯m μ 移之前，藉著將供給該第二M0S雷曰^二第邏輯位準轉 第二邏輯位準，將該第二M0S愛曰曰/之閘極之信號設為該 \ /_Χ. ^ S電晶體設為不莫沿：能 i入 ^唬自該第一邏輯位準向 心，该輸 -M〇S t ^ ^ # ? ^ 體保持不導通狀態。 件邊第二MOS電晶 1 0. —種緩衝電路，其特徵為： 具備彼此反導電型之第一及第二電晶辦备 電源和低電位側電源之間連接成串接形態體’在南電位側 、 该第一M〇S電晶體之汲極和該莖—Μης兩 連接節點與緩衝電路之輸出端子連接；μ晶體之汲極之 該第一M0S電晶體之閘極和該缓彳It雷& 接； Τ β、、友衝冤路之輪入端子連 具備控制電路，接受輸入該緩衝電路 在技制上，當輸入信號為和該高電位 ^唬， 之第二邏輯位準時將該第M 1電源電壓對應 λ A # υύ束晶體没為不道、s d丨此 么 1入W為和該低電位側電 ^不導通狀悲’該 時，將該第二M0S電晶體設為導^狀對能應^ —邏輯位準 出端子之輸出信號電壓轉移 7 ^緩衝電路之輸 y入信號自該第—i㈡：：；源=準； 移之别，藉著將供給該第二咖電晶體之^極―之邏=^^

   IP31095 ! I.#;::./ 號 92119671_年月 曰 修正_ 六、申請專利範圍 第二邏輯位準，將該第二MOS電晶體設為不導通狀態，該輸 入信號自該第一邏輯位準向該第二邏輯位準轉移，在該第 一MOS電晶體自不導通向導通轉移時，使得該第二MOS電晶 體保持不導通狀態。 11.如申請專利範圍第9項之緩衝電路，其中，該控制 電路具備： 第一反相器，具有輸入端子，接受供給該緩衝電路之 輸入端子之輸入信號；及輸出端子，輸出將該輸入信號反 相後之信號；及 邏輯電路，自2個輸入端子各自輸入來自該第一反相器 之輸出信號和該緩衝電路之輸出端子之輸出信號之反相信 號，當自該2個輸入端子輸入之信號都是第二邏輯位準時， 向該第二MOS電晶體之控制端子輸出將該第二MOS電晶體設 為導通狀態之邏輯位準之信號。 1 2.如申請專利範圍第9項之緩衝電路，其中： 具備正反器，具有第二反相器，輸入端子和該緩衝電 路之輸出端子連接；及第三反相器，輸入端子和該第二反 相器之輸出端子連接，該第三反相器之輸出端子和該緩衝 電路之輸出端子連接； 該控制電路之該邏輯電路自該2個輸入端子各自輸入該 第一反相器之輸出信號和該第二反相器之輸出信號。 1 3.如申請專利範圍第9項之緩衝電路，其中，該控制 電路具備： 第一反相器，具有輸入端子，接受供給該緩衝電路之

   第50頁 I 奏^一 L—19671 曰 —修正 子 六、申請專利範圍 輪入端子之輪人尸味. 平別入#唬，及絡山^ 輪出將該輸入信號反 之輪入端子之輸入信號 相後之信號； 輸出、 延遲電路，令供給 延遲後輸出；及 緩衝電路.. 邏輯電路，自2個輪入端 之輸出信號及該延遲電路各自輪入來自該第一反相器 輪入之信號都是第二邏：出士信號，當自該2個輸入端子 制端子輸出將該第二M〇 ? ’向^亥第二MOS電晶體之控 信號。 电日日體纟又為導通狀態之邏輯位準之 1 4 ·如申請專利範 電路具有輸入护：制^ J員之緩衝f路’其中，該控制 制信於，者辦ΐ 衝電路之活化和非活化之選擇用控 之非^彳卜I #别入之該選擇用控制信號為指示該緩衝電路 办 值時，輸出將該第-電晶體設為不導通狀態之 邏輯位準之信號。 木一电日日膝 5快如申請專利範圍第1項之缓衝電路，其中·· =空制電路具備邏輯電路，輸入該缓衝電路之輸入端 以：二自該緩衝電路之輸出端子輸出之輸出信號 & ^ 4緩衝電路之活化和非活化之選擇用控制信號或 其反相信號後，依照所輸入 ，運算結果產生供 給該第二電晶體之控制端子 、该邏輯電路，當該選擇用控制信號指示該緩衝電路之 非活=化時，不管和輸入邏輯^路之別的2個信號之值，自 輸出端子向該第二電晶體之控制端子輸出將該第二電晶體 設為不導通狀態之邏輯位準:信號；

   第51頁 ί ΡJtm 92119611

   信號為指示該緩衝電 電路子之輸入信號係 生脾#則出端子輸出之輸出 王將該第-+ 該第—〜電晶體設為導通 兮γ Γ電晶體之控制端子， 準時 ％之輸出端子輸出 户I ’產生將該第二電晶體 k號後供h ϋ 交1、給该第二電晶體之 之緩衝電路，其中，該控制 接受供給該緩衝電路之輸入 ’輸出將該輪入信號反相後 1231095 六、申請專利範圍 在電路構造上，當該選擇 路之活化時，在輸入該緩衝電 該第一邏輯位準而且自該緩衝 信號係該第—邏輯值準時，產 狀態之邏輯位準之信號後供給 該第二電晶體變成導通，當自 之輸出信號變成該第二邏輯位 设為不導通狀態之邏輯位準之 控制端子。 1 6 ·如申請專利範圍第4項 電路具備： 山反相器，具有輪入端子， 立而子之輸入作缺· 仏唬，及輸出端子 之彳σ 5虎，及 邏輯電路，具有 第一至第二仏 於入兮輪入端子，各 W入该正反器曾 .^ ^. 電路所記憶並保 子之輸出信號万4 β/反相後之信號、 及控制该緩衝畲 f 4 ^ 電路之活化和非 反相信號；及 輸出端子； 自該第二輅 斗〆 一輪入端子輸入之 泫緩衝電路之、主1 I，舌化之值，自該 自自該第一至第三輸入端子 持之將該緩衝電路之輸出端 來自該反相器之輸出信號以 活化之選擇用控制信號或其 该選擇用控制信號變為指示 第一及第二之輸入端子輸入 ，自該輸出端子向該第二電 之信號都是兮& I疋4第二邏輯位準時

   第52頁 1231095 丨二ο η 康號 92119671 A_η 六、申請專利範圍 晶體之控制端子輸出將該第二電 位準之信號； 當該選擇用控制信號指示該 時，不管其他2個輸入信號之值 晶體之控制端子輸出將該第二電 輯位準之信號。 1 7.如申請專利範圍第1項之 該控制電路具備 反相器，具有輸入端子，接 端子之輸入信號；及輸出端子’ 信號； 延遲電路，接受輸入讓緩衝 號後，輸出令該輸入信號延遲後 邏輯電路，具有 第一至第三輸入端子，各自 輸入來自該反相器之輸出信號、 號以及控制該緩衝電路之活化和 或其反相信號；及 輸出端子； 自該第三輸入端子輸入之該 該緩衝電路之活化之值，自該第 之信號都是該第二邏輯位準時， 晶體之控制端子輸出將該第二電 位準之信號；當該選擇用控制信 曰 修正 晶體設為導通狀態之邏輯 緩衝電路之非活化之值 自該輸出端子向該第二電 晶體設為不導通狀態之邏 緩衝電路，其中： 受輸入該緩衝電路之輸入 輸出將輸入信號反相後之 電路之輸入端子之輸入信 之信號；及 自該第一至第三輸入端子 來自該延遲電路之輸出信 非活化之選擇用控制信號 選擇用控制信號變為指示 一及第二之輸入端子輸入 自該輸出端子向該第二電 晶體設為導通狀態之邏輯 號指示該緩衝電路之非活

   第53頁 ....，…，-------------- 12310½丨 / .......! 修正 月 曰 吟!. 9211967^ 六、申請專利範圍 化之值時，不管白钤梦 值，自輸出端子向；：：f二輸入端子輸入之信號之 電晶體設為不導通狀能;器晶體之控制端子輪出將該第二 在該缓徐^ 恶之邏輯位準.之信號； 信號在輸人該緩二活化之情況，身該延遲電路輪出之 輯位準向該第二邏^ ^輪入端子之輸入信號自該第一邏 位準轉移至該第〜 j轉移之時刻之前，自該第二邏輯 子之輸入信號自：輯位準，當輸入該緩衝電路之輸入端 時，將該第二電一邏輯位準向該第二邏輯位準轉移 1 8如申4日體設為不導通狀態。 1第"一請專利範圍第8項之緩衝電路，其中·· 衝電Ϊ之：路還具：輸入端子’輸入控制該第-缓 置，當該選擇用ΓΠΪ擇用控制信號’具備一種裝 之值時，•出將：制t u ί指：该第一緩衝電路之非活化 之信號； 、第二電晶體設為不導通狀態之邏輯位準 衝電電路還具有輸入端子，輸入控制該第二缓 ϊ =非活化之選擇用控制信號，具備-種裝 之值時，輸出將ΐ制信號ί指：垓第二緩衝電路之非活化 之俨號。 、第四電晶體設為不導通狀態之邏輯位準 電路=備如：申請專利範圍第9項之緩衝電路’其中’該控制 輸入，I反!!益，具有輸入端子，接受供給該緩衝電路之 ,而千之輸入信號；及輸出端子，輸出將輸入信號反相

   第54頁 !’p3:i而 ϊ] if / : JO;·號92119671_年月曰 修正_ 六、申請專利範圍 後之信號；及 邏輯電路，具有 第一至第三輸入端子，各自自該第一至第三輸入端子 輸入來自該第一反相器之輸出信號、該緩衝電路之輸出端 子之輸出信號之反相信號以及控制該緩衝電路之活化和非 活化之選擇用控制信號或其反相信號；及 輸出端子； 自該第三輸入端子輸入之該選擇用控制信號指示該緩 衝電路之活化，自該第一及第二之輸入端子輸入之信號都 是該第二邏輯位準時，自該輸出端子向該第二M0S電晶體之 控制端子輸出將該第二M0S電晶體設為導通狀態之邏輯位準 之信號； 當自該第三輸入端子輸入之該選擇用控制信號指示該 緩衝電路之非活化時，自該輸出端子向該第二M0S電晶體之 控制端子輸出將該第二M0S電晶體設為不導通狀態之邏輯位 準之信號。 2 0.如申請專利範圍第1 9項之緩衝電路，其中： 具備正反器，具有第二反相器，輸入端子和該緩衝電 路之輸出端子連接；及 第三反相器，輸入端子和該第二反相器之輸出端子連 接，該第三反相器之輸出端子和該緩衝電路之輸出端子連 接； 該控制電路之該邏輯電路自該3個輸入端子各自輸入該 第一反相器之輸出信號、該第二反相器之輸出信號以及該

   ?Ι23ί_] 年 曰 修正 六、申請專利範圍 選擇用控制信號或其反相信號 21. —種半導體積體電路，在 請專利^圍第/項之該緩衝電路。衝器上具備如申 22· —種緩衝器樹電路，在 衝電路配置成樹狀，其特徵為，在yy虎配广路徑將多個緩 如申請f利範圚第δ項之該第一缓衝電路:衝二路上’具有 路，沿者時鐘信號傳播路徑 二第一緩衝電 該第二缓衝電路交互連接成串接形二緩衝電路和多個 電路具備口：4專利範圍第10項之緩衝電路，其中，該控制 第反相态’具有輪入端子，接無 輸入端子之輸入信號，·及 二^、力垓緩衝電路之 後之信號；及 輸“子’輸出將輸入信號反相 邏輯電路，自2個輪入端早夂 之輪出信號和該緩衝電路之/上自輸入來自該第-反相器 號，自該2個輸入端子^之之^端都^輸出/號之反相信 该第二MOS電晶體之控制 ^ —站輯位準時’向 導通狀態之邏輯位準之信;虎子輸出將该第二M〇S電晶體設為 24.如申請專利範圍第；〇項之緩衝電路，其中·· 具備正反器，具有第-c 〇 路之輪出端子連接；及 反相益、’輸入端子和該緩衝電 第三反相器，輸入妓工 接，該第三反相器之輸出端之輸出端子連 接； K ^子和该緩衝電路之輸出端子連 第56頁 ^1231095βψ f 號 92119671 曰 修正 六、申請專利範圍 該控制電路之該邏輯電路自該2個輸入端子各自輸入該 第一反相器之輸出信號和該第二反相器之輸出信號。 ，該控制 緩衝電路之 入信號反相 2 5 ·如申請專利範圍第1 〇項之緩衝電路，发 電路具備： ^ 第一反相器，具有輸入端子，接受供給今 輸入端子之輸入信號；及輸出端子，輸出將= 後之信號； & 延遲電路，令供給該缓衝電路之輸入 延遲後輸出；& ^子之輸入#唬 邏輯電路，自2個輪入端子各自輸入來自該第一反相器 之輸出信號和該延遲電路之輸出信號，當自該2個輸入端子 輸入之信號都是第二邏輯位準時，向該第二M〇s電晶體之控 制端子輸出將該第二M0S電晶體設為導通之邏輯位準之信 號。 口 2 6 · 一種鍰衝電路，其特徵為： 具有至少一個輸入端子和輸出端子， 具備 山:對電晶體’和該輪出端子連接，各自依照輸入該輸 入知子之輸入信號提升、拉低該輸出端子；及 ^ ^ ^ ^路’對於f 4電晶體對之中之依照該輸入信號 被认為v通狀態之一個電晶體，按照該輪入 體對之中之另—個電晶體自不導通。通轉移之 至V開始時刻，進行設為不導通狀態之控制。 2尺如申請專利範圍第26項之緩衝電路，°其中，具備一

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