JP5881655B2

JP5881655B2 - 半導体集積回路装置

Info

Publication number: JP5881655B2
Application number: JP2013185335A
Authority: JP
Inventors: 鈴木　東; 東鈴木; 浩幸原
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2013-09-06
Filing date: 2013-09-06
Publication date: 2016-03-09
Anticipated expiration: 2033-09-06
Also published as: US8994405B1; JP2015053602A; US20150070050A1

Description

本発明の実施形態は、パイプライン処理の半導体集積回路装置に関する。

従来、所定のクロック信号に同期してデータを取り込むフリップフロップ回路を備えたパイプライン処理の半導体集積回路装置において、ホールドエラーを回避するために、フリップフロップ回路間にホールドバッファ回路を備える技術が開示されている。また、電源電圧を２電源とし、半導体集積回路の特性改善に融通性を持たせた構成とする技術も開示されている。

しかしながら、電源電圧を切替えることにより半導体集積回路装置に集積化された回路の特性が変化する。例えば、電源電圧を切替えることによりホールドバッファ回路の遅延時間も影響を受ける。

特開２００８−２３５４４０号公報

本発明の一つの実施形態は、電源電圧が切替えられてもホールドバッファ回路の遅延時間に影響を与えない、信頼性の高い半導体集積回路装置を提供することを目的とする。

本発明の一つの実施形態によれば、第１のクロック信号に同期してデータを取り込む第１のフリップフロップ回路を有する。前記第１のフリップフロップ回路から出力されるデータに所定の処理を施すランダムロジック回路を有する。前記ランダムロジック回路の出力の伝送を遅延させるホールドバッファ回路を有する。前記ホールドバッファ回路の出力を、第２のクロック信号に同期して取り込む第２のフリップフロップ回路を有する。第１の電源電圧と前記第１の電源電圧より高い第２の電源電圧を選択的に供給できる電源供給手段を有する。前記電源供給手段により、前記第１のフリップフロップ回路、前記ランダムロジック回路、並びに前記第２のフリップフロップ回路に前記第２の電源電圧を供給する場合においても、前記ホールドバッファ回路には、前記第１の電源電圧を供給する半導体集積回路装置が提供される。

図１は、第１の実施形態の半導体集積回路装置を示す図である。図２は、フリップフロップ回路の一つの実施形態を示す図である。図３は、ホールドバッファ回路の一つの実施形態を示す図である。図４は、電源切替回路の一つの実施形態を示す図である。

以下に添付図面を参照して、実施形態にかかる半導体集積回路装置を詳細に説明する。なお、これら実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、第１の実施形態の半導体集積回路装置を示す図である。データＤがデータ入力端子１に供給される。データＤは、データ伝送ライン１５を介して、フリップフロップ回路３に供給される。クロック信号ＣＫは、クロック信号入力端子２に供給される。クロック信号ＣＫは、クロック信号伝送ライン１４を介して伝送され、クロック信号出力端子８に供給される。フリップフロップ回路３は、クロック信号伝送ライン１４を介して供給されるクロック信号ＣＫに同期して、データＤを取り込み、データ伝送ライン１６を介して、後段のランダムロジック回路４にデータＤを供給する。ランダムロジック回路４は、例えば、加算器などの演算器や、その組み合わせ回路等を用いて所望の機能を実現するように設計した回路であり、供給されたデータＤに対して所定の処理を行う。尚、図１は、データＤの１ビット分の構成を示している。多ビットの場合には、同様の構成が並列に接続される構成になるが、省略する。

ランダムロジック回路４の出力は、データ伝送ライン１７を介して、ホールドバッファ回路５に供給される。ホールドバッファ回路５の出力は、データ伝送ライン１８を介してフリップフロップ回路６に供給される。ホールドバッファ回路５は所定の遅延を与える遅延回路である。フリップフロップ回路６が、ランダムロジック回路４で処理された出力を、フリップフロップ回路３がデータＤを取り込んだ次のサイクルのクロック信号ＣＫに同期して確実に取り込めるように、すなわち、ホールドエラーを起こさないように、ホールドバッファ回路５の遅延時間は適宜設定される。

フリップフロップ回路６は、ホールドバッファ回路５の出力をクロック信号ＣＫに同期して取り込み、データ伝送ライン１９を介してデータ出力端子７に供給する。データ出力端子７の出力を受ける後段のランダムロジック回路（図示せず）等が同様に備えられるが、省略する。

電源切替回路９には、第１の電源端子１０に第１の電源電圧ＶＤＤＬが供給され、第２の電源端子１１に第２の電源電圧ＶＤＤＨが供給される。第２の電源電圧ＶＤＤＨは、第１の電源電圧ＶＤＤＬより高い電圧に設定される。例えば、第１の電源電圧ＶＤＤＬは、１．２Ｖ（ボルト）、第２の電源電圧ＶＤＤＨは、１．５Ｖ（ボルト）に設定される。電源切替回路９は、切替信号Ｓｅｌに応答して、第１の電源電圧ＶＤＤＬと第２の電源電圧ＶＤＤＨを切替えて、第１の電源ライン１２に電源電圧ＶＤＤとして供給する。電源電圧ＶＤＤを高くすることにより、例えば、半導体集積回路装置に集積された回路の駆動能力を高めることが出来る。第２の電源ライン１３には、第１の電源電圧ＶＤＤＬが固定電圧として供給される。半導体集積回路装置は、ホールドバッファ回路５を含め、例えば、第１の電源電圧ＶＤＤＬが電源電圧ＶＤＤとして印加された場合の条件下で設計される。

第１の電源ライン１２に印加される電圧により、フリップフロップ回路３、ランダムロジック回路４、及びフリップフロップ回路６はバイアスされる。ホールドバッファ回路５は、第１の電源電圧ＶＤＤＬによってバイアスされる。すなわち、ホールドバッファ回路５は、電源切替回路９によって、他の回路に供給される電源電圧ＶＤＤが第２の電源電圧ＶＤＤＨに切替えられても、第１の電源電圧ＶＤＤＬによりバイアスされる。ホールドバッファ回路５の遅延時間を設定したバイアス状態を維持することにより、電源電圧の切替によってホールドバッファ回路５の遅延時間に変化を生じさせない為である。

第１の実施形態によれば、電源電圧が切替られても、ホールドバッファ回路５には、遅延時間の設定段階で用いた第１の電源電圧ＶＤＤＬが供給され続ける。その結果、ホールドバッファ回路５の遅延時間が変動しないため、ホールドエラーの発生を回避することが出来る。これにより、信頼性の高い半導体集積回路装置を提供することが出来る。

図２は、図１の実施形態の半導体集積回路装置に用いられるフリップフロップ回路の一つの実施形態を示す図である。代表として、フリップフロップ回路３の実施形態を示す。フリップフロップ回路３は、２段のクロックトインバータ４１と４２、及び、ラッチ回路４３を備える。クロックトインバータ４１は、ゲート電極が入力端子３０に接続され、ソース電極が第１の電源ライン１２に接続されたＰＭＯＳトランジスタ３２を有する。ＰＭＯＳトランジスタ３２のドレイン電極は、ＰＭＯＳトランジスタ３３のソース電極に接続される。ＰＭＯＳトランジスタ３３のドレイン電極は、出力端３４に接続される。出力端３４にドレイン電極が接続されるＮＭＯＳトランジスタ３５を備える。ＮＭＯＳトランジスタ３５のソース電極は、ＮＭＯＳトランジスタ３６のドレイン電極に接続される。ＮＭＯＳトランジスタ３６のソース電極は、接地される。ＮＭＯＳトランジスタ３６のゲート電極は、入力端子３０に接続される。入力端子３０には、データＤが供給される。ＰＭＯＳトランジスタ３３のゲート電極には、クロック信号ＣＫが供給される。ＮＭＯＳトランジスタ３５のゲート電極には、クロック信号ＣＫの反転信号ＣＫバー（以下、／ＣＫ）が供給される。

クロックトインバータ４２は、ゲート電極がクロックトインバータ４１の出力端３４に接続され、ソース電極が第１の電源ライン１２に接続されたＰＭＯＳトランジスタ３７を有する。ＰＭＯＳトランジスタ３７のドレイン電極は、ＰＭＯＳトランジスタ３８のソース電極に接続される。ＰＭＯＳトランジスタ３８のドレイン電極は、出力端子３１に接続される。出力端子３１にドレイン電極が接続されるＮＭＯＳトランジスタ３９を備える。ＮＭＯＳトランジスタ３９のソース電極は、ＮＭＯＳトランジスタ４０のドレイン電極に接続される。ＮＭＯＳトランジスタ４０のソース電極は、接地される。ＮＭＯＳトランジスタ４０のゲート電極は、クロックトインバータ４１の出力端３４に接続される。ＰＭＯＳトランジスタ３８のゲート電極には、クロック信号ＣＫの反転信号／ＣＫが供給される。ＮＭＯＳトランジスタ３９のゲート電極には、クロック信号ＣＫが供給される。

ラッチ回路４３は、直列接続された２段のインバータ４４と４５を有する。インバータ４４の入力端は、出力端子３１に接続され、その出力端は、インバータ４５の入力端に接続される。インバータ４５の出力端は、インバータ４４の入力端と出力端子３１に接続される。

クロック信号ＣＫがＬｏｗレベルの時、クロックトインバータ４１のＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ３５がオン状態となるため、クロックトインバータ４１は、データＤを受け入れ可能な状態となる。これにより、データＤが反転され、出力端３４に供給される。

クロック信号ＣＫがＨｉｇｈレベルの時、クロックトインバータ４２のＰＭＯＳトランジスタ３８とＮＭＯＳトランジスタ３９がオン状態となり、クロックトインバータ４１の出力を受け入れ可能な状態となる。これにより、クロックトインバータ４１の出力が反転され、出力端子３１に供給される。出力端子３１に供給された出力は、ラッチ回路４３によって保持される。かかる動作により、フリップフロップ回路３は、クロック信号ＣＫの立ち上がりに同期してデータＤを出力端子３１に供給する。出力端子３１に供給されたデータＤは、データ伝送ライン１６を介して、後段のランダムロジック回路４に供給される。

図３は、図１の実施形態の半導体集積回路装置に用いられるホールドバッファ回路５の一つの実施形態を示す図である。ホールドバッファ回路５は、直列接続された４段のインバータ回路５２乃至５５を有する。各４段のインバータ回路５２乃至５５は、第２の電源ライン１３に供給される第１の電源電圧ＶＤＤＬによりバイアスされる。各４段のインバータ回路５２乃至５５の低電位側は、電源ライン５６を介して接地される。ホールドバッファ回路５は、入力端子５０に供給された信号を、所定の時間遅延させて出力端子５１に供給する。出力端子５１に供給された信号は、データ伝送ライン１８を介して、後段のフリップフロップ回路６に供給される。

ホールドバッファ回路５を構成するインバータ回路の段数は、ホールドバッファ回路５に要求される遅延時間の設定値によって適宜選定される。遅延時間の設定は、ランダムロジック回路４の出力が、後段のフリップフロップ回路６に所定のタイミングで供給されるように設定される。ホールドバッファ回路５は、例えば、電源電圧として第１の電源電圧ＶＤＤＬが印加された条件の下で設計され、遅延時間が設定される。

図４は、図１の実施形態の半導体集積回路装置に用いられる電源切替回路９の一つの実施形態を示す図である。電源切替回路９は、第２の電源電圧ＶＤＤＨが印加される第２の電源端子１１にソース電極が接続されるＰＭＯＳトランジスタ９１を有する。ＰＭＯＳトランジスタ９１のゲート電極には、切替信号Ｓｅｌが供給される。ＰＭＯＳトランジスタ９１のドレイン電極は、第１の電源ライン１２に接続される。電源切替回路９は、第１の電源電圧ＶＤＤＬが印加される第１の電源端子１０にソース電極が接続されるＰＭＯＳトランジスタ９２を有する。ＰＭＯＳトランジスタ９２のゲート電極には、切替信号Ｓｅｌの反転信号Ｓｅｌバー（以下、／Ｓｅｌ）が供給される。ＰＭＯＳトランジスタ９２のドレイン電極は、第１の電源ライン１２に接続される。第１の電源電圧ＶＤＤＬが印加される第１の電源端子１０に、第２の電源ライン１３が接続される。

切替信号ＳｅｌがＬｏｗレベルの時、ＰＭＯＳトランジスタ９１がオンとなり、第２の電源電圧ＶＤＤＨが、第１の電源ライン１２に供給される。これにより、フリップフロップ回路３、ランダムロジック回路４、及びフリップフロップ回路６は、第２の電源電圧ＶＤＤＨでバイアスされる。切替信号ＳｅｌがＨｉｇｈレベルになると、切替信号Ｓｅｌの反転信号／Ｓｅｌが供給されるＰＭＯＳトランジスタ９２がオンとなり、第１の電源電圧ＶＤＤＬが第１の電源ライン１２に供給される。このようにして、切替信号Ｓｅｌに応じて切替えられた電源電圧が、第１の電源ライン１２に供給される。ホールドバッファ回路５をバイアスする電源電圧が印加される第２の電源ライン１３には、電源切替回路９に影響されず、第１の電源電圧ＶＤＤＬが固定電圧として供給される。電源電圧の切替に伴うホールドバッファ回路５の遅延時間の変動を回避する為である。

ホールドバッファ回路５の設計、すなわち、ホールドバッファ回路５の遅延時間の設定を第２の電源電圧ＶＤＤＨの条件下で行うことも可能である。この場合には、ホールドバッファ回路５には、第２の電源電圧ＶＤＤＨが供給される構成とする。電源電圧の切替に伴うホールドバッファ回路５の遅延時間の変動を回避し、ホールドエラーの発生を防止するためである。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１データ入力端子、２クロック信号入力端子、３フリップフロップ回路、４ランダムロジック回路、５ホールドバッファ回路、６フリップフロップ回路、７データ出力端子、８クロック信号出力端子、９電源切替回路、１２第１の電源ライン、１３第２の電源ライン、１４クロック信号伝送ライン、１５乃至１９データ伝送ライン。

Claims

第１のクロック信号に同期してデータを取り込む第１のフリップフロップ回路と、
前記第１のフリップフロップ回路から出力されるデータに所定の処理を施すランダムロジック回路と、
前記ランダムロジック回路の出力の伝送を遅延させるホールドバッファ回路と、
前記ホールドバッファ回路の出力を、第２のクロック信号に同期して取り込む第２のフリップフロップ回路と、
第１の電源電圧と前記第１の電源電圧より高い第２の電源電圧を選択的に供給できる電源供給手段と、
を具備し、
前記電源供給手段により、前記第１のフリップフロップ回路、前記ランダムロジック回路、並びに前記第２のフリップフロップ回路に前記第２の電源電圧を供給する場合においても、前記ホールドバッファ回路には、前記第１の電源電圧を供給することを特徴とする半導体集積回路装置。
前記第１のフリップフロップ回路、前記第２のフリップフロップ回路、前記ランダムロジック回路、並びに前記ホールドバッファ回路は、前記第１の電源電圧が印加された条件下で設計されることを特徴とする請求項１に記載の半導体集積回路装置。
前記ホールドバッファ回路は、直列接続された偶数段のインバータ回路を有することを特徴とする請求項１または２に記載の半導体集積回路装置。
第１のクロック信号に同期してデータを取り込む第１のフリップフロップ回路と、
前記第１のフリップフロップ回路から出力されるデータに所定の処理を施すランダムロジック回路と、
前記ランダムロジック回路の出力の伝送を遅延させるホールドバッファ回路と、
前記ホールドバッファ回路の出力を、第２の前記クロック信号に同期して取り込む第２のフリップフロップ回路と、
第１の電源電圧と前記第１の電源電圧より高い第２の電源電圧を選択的に供給できる電源供給手段と、
前記電源供給手段により選択された電源電圧が供給される第１の電源ラインと、
前記第１の電源電圧、または前記第２の電源電圧のどちらか一方の固定電圧が供給される第２の電源ラインと、
を具備し、
前記第１のフリップフロップ回路、前記第２のフリップフロップ回路、及び、前記ランダムロジック回路は、前記第１の電源ラインに印加される電源電圧でバイアスされ、前記ホールドバッファ回路は、前記第２の電源ラインに印加される電圧でバイアスされることを特徴とする半導体集積回路装置。
前記ホールドバッファ回路が前記第１の電源電圧の条件下で設計された場合には前記第１の電源電圧を、前記ホールドバッファ回路が前記第２の電源電圧の条件下で設計された場合には前記第２の電源電圧を、前記固定電圧として前記第２の電源ラインに供給することを特徴とする請求項４に記載の半導体集積回路装置。