JP2008235440A - 電圧制御方法および電圧制御装置 - Google Patents
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Abstract
【課題】タイミング違反している回路に対して、電源電圧降下現象を考慮しながらタイミング改善をする従来方法では、電源配線自体は変更しないので、タイミング最適化のための遅延量調整の範囲が限定されるという課題を有していた。
【解決手段】LSI設計において回路を配置合成する配置合成工程S1と、配置合成された回路のタイミング解析を行うタイミング解析工程S2と、タイミング解析工程の結果に基づき配置合成された回路のタイミング違反箇所の電圧を制御する電圧制御工程S3と、電圧制御工程により電圧制御された回路のタイミングを調整するタイミング調整工程S4とを含む。電源配線を変更し電圧を制御することで対象となるセルの遅延量調整範囲が広がり、タイミング調整を効率的に行える。
【選択図】図1
【解決手段】LSI設計において回路を配置合成する配置合成工程S1と、配置合成された回路のタイミング解析を行うタイミング解析工程S2と、タイミング解析工程の結果に基づき配置合成された回路のタイミング違反箇所の電圧を制御する電圧制御工程S3と、電圧制御工程により電圧制御された回路のタイミングを調整するタイミング調整工程S4とを含む。電源配線を変更し電圧を制御することで対象となるセルの遅延量調整範囲が広がり、タイミング調整を効率的に行える。
【選択図】図1
Description
本発明は、MOS型半導体装置などの論理回路の合成方法などに適用される電圧制御方法および電圧制御装置に関する。
半導体プロセスの微細化に伴ってLSIの電流量が増大し、LSIの電源配線の抵抗により電源電圧が降下する現象が生じるようになってきた。電源電圧降下現象が発生すると、セル等の動作速度の低下が生じることが問題となる。この電源電圧降下現象を考慮したタイミング改善手法の従来例について、図13を用いて説明する。
まず、電源電圧マップ作成工程S01において、セル配置領域における電源電圧マップを作成する。この電源電圧マップは、セル配置領域における電源配線の配線位置に起因する動作電源電圧の分布を表わす。次に、初期セル配置工程S02において、概略配置S00のためのセルの初期配置を行う。例えば、パッドセルをチップの周縁部に配置し、それ以外のセルをチップの中心部に配置する。次に、動作タイミング改善工程S03において、電源電圧降下を考慮した各セルの動作タイミングの改善を行う。続いて、ステップS04,S05を経たのち、セル群分割工程S06において、セル群を分割する。タイミングの改善処理および消費電力の低減処理を所定回数分だけ繰り返した後、詳細配置工程S07において、セルの詳細配置を行う。このような従来の技術としては、例えば特許文献1に記載されたものが知られている。
特開2000−99554号公報(第7−9頁、第1図)
上記の電源電圧降下現象を考慮しながらタイミング改善をする方法では、電源配線自体は変更しないので、タイミング最適化のための遅延量調整の範囲が限定されているという課題がある。
本発明は、このような事情に鑑みて創作したものであり、電源配線の変更を通じてタイミング最適化のための遅延量調整の範囲を広げることを目的としている。
本発明による電圧制御方法は、
LSI設計において回路を配置合成する配置合成工程と、
前記配置合成された回路のタイミング解析を行うタイミング解析工程と、
前記タイミング解析工程の結果、タイミング違反を検出したときは、電源配線の変更を通じてタイミング違反箇所の電圧を制御する電圧制御工程と、
前記電圧制御工程により電圧制御された回路のタイミングを調整するタイミング調整工程とを含むものである。
LSI設計において回路を配置合成する配置合成工程と、
前記配置合成された回路のタイミング解析を行うタイミング解析工程と、
前記タイミング解析工程の結果、タイミング違反を検出したときは、電源配線の変更を通じてタイミング違反箇所の電圧を制御する電圧制御工程と、
前記電圧制御工程により電圧制御された回路のタイミングを調整するタイミング調整工程とを含むものである。
この電圧制御方法においては、配置合成された回路のタイミング解析を行ってタイミング違反を検出したときは、その回路のタイミング違反箇所に対して電圧の制御を行い、その上でタイミング調整を行う。この場合に、タイミング違反箇所での電圧の制御においては、電源配線を変更して電圧を制御する。その結果、タイミング最適化のための遅延量調整の範囲を広げることが可能となる。
前記電圧制御工程においては、外部から入力された電圧源を内部で変圧することにより、前記タイミング違反箇所の電圧を制御するという態様がある。この場合、例えばDC−DCコンバータなどを用いる。このようにすると、電圧源が1つしかない場合でも、異種電圧を生成することにより、タイミング最適化が容易になる。
また、前記電圧制御工程においては、あらかじめ持たせた複数の電圧源から適正な電圧源を選択することにより、前記タイミング違反箇所の電圧を制御するという態様がある。この場合、例えばアナログスイッチの制御により複数の電圧源を切り替える。このようにすると、動作モードごとに最適な電圧源を選択することにより、タイミング最適化が容易になる。
また、前記電圧制御工程においては、電源配線の電流成分を調整することにより、前記タイミング違反箇所の電圧を制御するという態様がある。このようにすると、抵抗成分を調整できない箇所においても、タイミング最適化が可能となる。この電流成分調整では、電流を消費するダミーセルを特定のレーンに配置することにより、前記タイミング違反箇所の電圧を制御してもよい。このようにすると、タイミング違反するセルを前記レーンに配置することで、タイミング最適化が可能となる。
また、前記電圧制御工程においては、電源配線の抵抗成分を調整することにより、前記タイミング違反箇所の電圧を制御するという態様がある。このようにすると、電圧源の変更ができない場合でも、タイミング最適化が可能になる。
ここで、前記電圧制御工程における前記抵抗成分調整では、電源配線の配線長を変えることにより、前記タイミング違反箇所の電圧を制御してもよい。また、電源配線の幅を変えることにより、前記タイミング違反箇所の電圧を制御してもよい。また、電源配線のレイヤを変えることにより、前記タイミング違反箇所の電圧を制御してもよく、電源配線の配線長や幅の変更ができない場合でも、タイミング最適化が可能になる。
また、前記電圧制御工程における前記抵抗成分調整では、電源配線のヴィア数を変えることにより、前記タイミング違反箇所の電圧を制御するという態様がある。このようにすると、レイヤの変更ができない場合でも、タイミング最適化が可能になる。
また、前記タイミング調整工程においては、クロックラインの遅延量調整を行うという態様がある。このようにすると、データラインのみではタイミング最適化不可能な場合にも対応できる。
また、前記タイミング調整工程においては、クロストークの影響を受けるネットのタイミングウィンドウの調整を行うという態様がある。このようにすると、前記ネットを修正できない場合でも、前段以前のセルの遅延量を調整し、タイミングウィンドウをずらすことでタイミング改善が可能となる。
本発明による電圧制御装置は、スタンダードセル内の電源ストラップと上層の電源メッシュとを有するLSIに対して、前記電源ストラップと前記電源メッシュとを一番近い交点以外で接続する手段を備えたものである。これは、電源配線の配線長を変えることで抵抗成分調整を行う場合に適している。
また、本発明による電圧制御装置は、スタンダードセル内の電源ストラップと上層の電源メッシュとを有するLSIに対して、前記電源ストラップと前記電源メッシュとを接続するヴィアの近傍において、同一レイヤで前記電源メッシュに複数の配線幅をもたせ、その複数の配線幅から選択する手段を備えたものである。これは、電源配線の配線幅を変えることで抵抗成分調整を行う場合に適している。
また、本発明による電圧制御装置は、スタンダードセル内の電源ストラップと上層の電源メッシュとを有するLSIに対して、前記電源ストラップと前記電源メッシュとを接続するヴィアの近傍において、前記電源ストラップに複数の配線レイヤにまたがる構造をもたせ、その複数の配線レイヤから選択する手段を備えたものである。これは、電源配線のレイヤを変えることで抵抗成分調整を行う場合に適している。
また、本発明による電圧制御装置は、スタンダードセル内の電源ストラップと上層の電源メッシュとを有するLSIに対して、前記電源ストラップと前記電源メッシュとを接続するヴィアの近傍において、前記電源メッシュ内に存在する同一レイヤのヴィアアレイ内のヴィア数を複数種類とし、その複数種類のヴィア数から選択する手段を備えたものである。これは、電源配線のヴィア数を変えることで抵抗成分調整を行う場合に適している。
本発明によれば、電源配線を変更して電圧を制御することで、タイミング最適化のための遅延量調整の範囲を広げることができるという効果が得られる。
以下、本発明の実施の形態における電圧制御方法について、図面を参照しながら説明する。
(実施の形態1)
図1は本発明の実施の形態1における電圧制御方法の構成図の一例、図2は同実施の形態における電圧制御方法の具体例を示す。
図1は本発明の実施の形態1における電圧制御方法の構成図の一例、図2は同実施の形態における電圧制御方法の具体例を示す。
図1において、Aは回路情報、S1は配置合成工程、S2はタイミング解析工程、S3は電圧制御工程、S4はタイミング調整工程である。
ここで、図2(a)は電圧制御工程S3の処理前の回路、図2(b)は電圧制御工程S3の処理後の回路である。
図2において、1はメモリ、2はメモリ制御部、3はメモリ1のIO部、4はメモリ1のローデコーダ部、5はメモリアレイ部、6は電圧V1の電源配線、7は直流電圧の電圧変換を行うDC−DCコンバータ、8は電圧V2の電源配線である。
以上のように構成された電圧制御方法について以下に説明する。
まず、外部からの電源電圧としてV1のみ供給されている回路情報Aの場合、配置合成工程S1により、図2(a)のようなメモリの電源構造が生成される。この回路に対してタイミング解析工程S2を実行した結果として、IO部3でホールドタイムエラーとなったとする。ホールドタイムエラーは、パス遅延量が設計制約よりも短いときに起きるエラーで、データ消失の原因になる。これを回避するには、パス遅延量を増してタイミング補償を行えばよい。この場合、電圧制御工程S3にて、DC−DCコンバータ7を挿入する。このDC−DCコンバータ7によって、電圧V1を変圧して、電圧V2(ここでV2<V1)をもつ電源配線8を生成する。電源電圧が低下すると、遅延量は逆に増加する。この電源配線8をIO部3に供給すると、IO部3の遅延量が大きくなり、ホールドタイムエラーを改善することができる。
(実施の形態2)
図3は本発明の実施の形態2における電圧制御方法の具体例である。
図3は本発明の実施の形態2における電圧制御方法の具体例である。
ここで、図3(a)は電圧制御工程S3の処理前の回路、図3(b)は電圧制御工程S3の処理後の回路を示す。
図3において、9は電圧V2の電源配線、10は電圧V1の電源配線6と電圧V2の電源配線9のいずれか一方を選択するアナログスイッチ、11はアナログスイッチ10を制御するコントロール信号、12は電圧V1またはV2が供給される電源配線である(V2<V1)。
まず、外部からの電源電圧V1,V2が供給されている回路情報Aの場合、配置合成工程S1により、図3(a)のようにメモリ1にV1のみ供給されている電源構造が生成される。この回路のタイミング解析工程S2を実行した結果として、ある特定の動作モードでのみIO部3でホールドタイムエラーとなったとする。この場合、電圧制御工程S3にて、アナログスイッチ10を挿入し、コントロール信号11には、ホールドタイムエラーが発生するモードを選択する信号を接続する。これにより、IO部3に供給する電源配線12は、ホールドタイムエラーが発生するモードでは、より低い側の電圧V2が供給される。この電源配線12をIO部3に供給することにより、IO部3の遅延量が大きくなり、ホールドタイムエラーを改善することができる。
(実施の形態3)
図4は本発明の実施の形態3における電圧制御方法の具体例である。
図4は本発明の実施の形態3における電圧制御方法の具体例である。
ここで、図4(a)は論理回路図、図4(b)は電圧制御工程S3の処理前のレイアウト図、図4(c)は電圧制御工程S3の処理後のレイアウト図である。
図4において、21は送り側のフリップフロップ、22はバッファ、23は受け側のフリップフロップ、24は電力消費用ダミーセル、25はダミーレーンである。
まず、フリップフロップ間にホールドタイミング検証が必要な回路情報Aの場合、配置合成工程S1により、図4(a)のように、インスタンス名FF1のフリップフロップ21とインスタンス名FF2のフリップフロップ23の間にインスタンス名BUF1のバッファ22が接続された構造が生成される。この回路においてタイミング解析工程S2を実行した結果として、バッファ22の遅延量が小さいとホールドタイムエラーが発生したとする。この場合、バッファ22の遅延量を大きくすることが必要となるため、電圧制御工程S3において、電力消費用ダミーセル24を任意のレーンに配置し、配置したレーンに電圧降下を発生させる。ここでは、この電圧降下を発生させたレーンをダミーレーンと定義している。
次に、遅延量が小さいバッファ22をダミーレーン25に配置移動し、バッファ22の遅延量を大きくする。この移動は、電源配線の電流成分を調整することに相当する。これにより、ホールドタイムエラーを改善することが可能となる。
なお、ダミーレーンは、配置合成前にあらかじめ作成しておいてもよい。
(実施の形態4)
図5、図6は本発明の実施の形態4における電圧制御方法の具体例である。
図5、図6は本発明の実施の形態4における電圧制御方法の具体例である。
図5は電圧制御工程S3の処理前の斜視図、図6は電圧制御工程S3の処理後の斜視図である。
図5において、31〜35はそれぞれM1〜M5層配線、37はM7層配線、38はスタンダードセル、39はヴィアである。図6において、44は配線長を長くしたM4層配線、49はヴィアである。
まず、図5の回路のタイミング解析工程S2の解析結果において、スタンダードセル38の遅延量が不足している場合、遅延量を大きくする必要がある。
通常ではスタンダードセル38に供給する電源は、最も近いヴィア39経由で供給される。ここで、電圧制御工程S3において、M4層配線34を図6のM4層配線44のように引き伸ばしてヴィア49経由で電源を供給するように変更する。抵抗値Rは、R=ρ・L/Sに依存する(Lは配線長、Sは断面積、ρは抵抗率(比抵抗))。配線長を長くすることにより、抵抗値Rを増大させることが可能となる。これにより、電源配線の抵抗成分が増加し、スタンダードセル38に供給される電圧が下がり、遅延量が大きくなる。以上により、タイミング改善の効果が得られる。
(実施の形態5)
図7〜図10は本発明の実施の形態5における電圧制御方法の具体例である。
図7〜図10は本発明の実施の形態5における電圧制御方法の具体例である。
図7は電圧制御工程S3の処理前の斜視図、図8〜図10は電圧制御工程S3の処理後の斜視図である。
図7において、51〜55はそれぞれM1〜M5層配線、57はM7層配線、59はタイミングエラーの発生しているスタンダードセルの領域である。図8において、60は配線幅を細くしたM5層配線である。図9において、61はレイヤ変更されたM3層配線である。図10において、62はヴィア数を削減する前の状態、63はヴィア数を削減した後の状態を示す。
まず、図7の回路のタイミング解析工程S2の解析結果において、領域59に配置されているスタンダードセルの遅延量が不足してホールドタイムエラーを発生している場合には、遅延量を大きくしてタイミング改善を図る必要がある。
ここで、電圧制御工程S3にて、領域59に含まれているM5層配線55の一部の配線幅を細くして、図8に示す配線60のようにする。配線幅を細くすることは、抵抗値R=ρ・L/Sにおいて断面積Sを減少することに対応し、抵抗値Rが増加する。これにより、領域59に供給される電圧が下がり、領域59に配置されているスタンダードセルの遅延量が大きくなることで、タイミング改善の効果が得られる。
また、電圧制御工程S3にて、図9に示すように、領域59に含まれているM5層配線55の一部のレイヤをM3層配線等に変更してもよい。これにより、M3層配線の方の抵抗値が大きい場合には、領域59に供給される電圧が下がり、領域59に配置されているスタンダードセルの遅延量が大きくなることで、タイミング改善の効果が得られる。
また、電圧制御工程S3にて、図10に示すように、領域59に含まれているM5層配線55の一部のレイヤをM3層配線等に変更する際に、経由するヴィアの数を減らしてもよい。ヴィア数を減らすことは、抵抗値R=ρ・L/Sにおいて断面積Sを減少することに対応し、抵抗値Rが増加する。これにより、ヴィアを経由する経路の抵抗成分が増大することにより、領域59に供給される電圧が下がり、領域59に配置されているスタンダードセルの遅延量が大きくなることで、タイミング改善の効果が得られる。
(実施の形態6)
図11は本発明の実施の形態6における電圧制御方法の具体例である。
図11は本発明の実施の形態6における電圧制御方法の具体例である。
ここで、図11(a)は論理回路図、図11(b)は電圧制御工程S3の処理前のレイアウト図、図11(c)は電圧制御工程S3の処理後のレイアウト図である。
図11において、21は送り側のフリップフロップ、22はバッファ、23は受け側のフリップフロップ、24は電力消費用ダミーセル、25はダミーレーン、71はクロック経路上のバッファである。
まず、フリップフロップ間にセットアップタイミング検証が必要な回路情報Aの場合、配置合成工程S1により、図11(b)のように、インスタンス名FF1のフリップフロップ21とインスタンス名FF2のフリップフロップ23の間にインスタンス名BUF1のバッファ22が接続され、クロックラインにはバッファ71がある構造を例にする。この回路において、タイミング解析工程S2を実行した場合、バッファ71の遅延量が小さいとセットアップエラーが発生する場合がある。
この際には、バッファ71の遅延量を大きくすることが必要となるため、電圧制御工程S3において、電力消費用ダミーセル24を任意のレーンに配置し、配置したレーンに電圧降下を発生させる。次に、遅延量が小さいバッファ71をダミーレーン25に配置移動し、バッファ71の遅延量を大きくする。これによりセットアップエラーを改善することが可能となる。
なお、ダミーレーン25は、配置合成前にあらかじめ作成しておいてもよい。
(実施の形態7)
図12は本発明の実施の形態7における電圧制御方法の具体例である。
図12は本発明の実施の形態7における電圧制御方法の具体例である。
ここで、図12(a)は論理回路図、図12(b)は電圧制御工程S3の処理前のタイミングチャート、図12(c)は電圧制御工程S3の処理後のタイミングチャートである。
図12において、81から83はタイミング的にクリティカルなパスに属するバッファ、84から86はタイミング的にクリティカルでないパスに属するバッファである。87はインスタンス名instXのタイミングウィンドウ、88,89はインスタンス名instYのタイミングウィンドウである。
まず、図12(a)の回路においてタイミング解析工程S2を実行した場合、インスタンス名instXをもつバッファ81とインスタンス名instYをもつバッファ85が駆動するネット間のクロストークの影響でバッファ81の遅延量が増加する現象がある。
図12(b)にinstXとinstYのタイミングウィンドウを示している。タイミングウィンドウ87と88が重なる場合には影響を受ける。
このため、クリティカルでないパスに属するバッファに供給される電圧を制御して、バッファの遅延量を変動させることにより、図12(c)に示すように、タイミングウィンドウをずらす方法をとる。この例では、instYのタイミングウィンドウが88から89にずれることにより、instXはクロストークの影響を受けないのでタイミング改善することが可能となる。
なお、inxtYの電圧制御が不可能な場合は、前段のバッファ84を制御しても同様の効果が得られる。
本発明の電圧制御方法は、タイミング改善の対策方法を広げることができるので、論理回路の開発期間・工数短縮に有用である。
A 回路情報
S1 配置合成工程
S2 タイミング解析工程
S3 電圧制御工程
S4 タイミング調整工程
S1 配置合成工程
S2 タイミング解析工程
S3 電圧制御工程
S4 タイミング調整工程
Claims (16)
- LSI設計において回路を配置合成する配置合成工程と、
前記配置合成された回路のタイミング解析を行うタイミング解析工程と、
前記タイミング解析工程の結果、タイミング違反を検出したときは、電源配線の変更を通じてタイミング違反箇所の電圧を制御する電圧制御工程と、
前記電圧制御工程により電圧制御された回路のタイミングを調整するタイミング調整工程とを含む電圧制御方法。 - 前記電圧制御工程においては、外部から入力された電圧源を内部で変圧することにより、前記タイミング違反箇所の電圧を制御する請求項1に記載の電圧制御方法。
- 前記電圧制御工程においては、あらかじめ持たせた複数の電圧源から適正な電圧源を選択することにより、前記タイミング違反箇所の電圧を制御する請求項1に記載の電圧制御方法。
- 前記電圧制御工程においては、電源配線の電流成分を調整することにより、前記タイミング違反箇所の電圧を制御する請求項1に記載の電圧制御方法。
- 前記電圧制御工程における前記電流成分調整では、電流を消費するダミーセルを特定のレーンに配置することにより、前記タイミング違反箇所の電圧を制御する請求項4に記載の電圧制御方法。
- 前記電圧制御工程においては、電源配線の抵抗成分を調整することにより、前記タイミング違反箇所の電圧を制御する請求項1に記載の電圧制御方法。
- 前記電圧制御工程における前記抵抗成分調整では、電源配線の配線長を変えることにより、前記タイミング違反箇所の電圧を制御する請求項6に記載の電圧制御方法。
- 前記電圧制御工程における前記抵抗成分調整では、電源配線の幅を変えることにより、前記タイミング違反箇所の電圧を制御する請求項6に記載の電圧制御方法。
- 前記電圧制御工程における前記抵抗成分調整では、電源配線のレイヤを変えることにより、前記タイミング違反箇所の電圧を制御する請求項6に記載の電圧制御方法。
- 前記電圧制御工程における前記抵抗成分調整では、電源配線のヴィア数を変えることにより、前記タイミング違反箇所の電圧を制御する請求項6に記載の電圧制御方法。
- 前記タイミング調整工程においては、クロックラインの遅延量調整を行う請求項1に記載の電圧制御方法。
- 前記タイミング調整工程においては、クロストークの影響を受けるネットのタイミングウィンドウの調整を行う請求項1に記載の電圧制御方法。
- スタンダードセル内の電源ストラップと上層の電源メッシュとを有するLSIに対して、前記電源ストラップと前記電源メッシュとを一番近い交点以外で接続する手段を備えた電圧制御装置。
- スタンダードセル内の電源ストラップと上層の電源メッシュとを有するLSIに対して、前記電源ストラップと前記電源メッシュとを接続するヴィアの近傍において、同一レイヤで前記電源メッシュに複数の配線幅をもたせ、その複数の配線幅から選択する手段を備えた電圧制御装置。
- スタンダードセル内の電源ストラップと上層の電源メッシュとを有するLSIに対して、前記電源ストラップと前記電源メッシュとを接続するヴィアの近傍において、前記電源ストラップに複数の配線レイヤにまたがる構造をもたせ、その複数の配線レイヤから選択する手段を備えたている電圧制御装置。
- スタンダードセル内の電源ストラップと上層の電源メッシュとを有するLSIに対して、前記電源ストラップと前記電源メッシュとを接続するヴィアの近傍において、前記電源メッシュ内に存在する同一レイヤのヴィアアレイ内のヴィア数を複数種類とし、その複数種類のヴィア数から選択する手段を備えた電圧制御装置。
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