JP4751581B2 - 半導体集積回路の設計方法及びプログラム - Google Patents
半導体集積回路の設計方法及びプログラム Download PDFInfo
- Publication number
- JP4751581B2 JP4751581B2 JP2004136159A JP2004136159A JP4751581B2 JP 4751581 B2 JP4751581 B2 JP 4751581B2 JP 2004136159 A JP2004136159 A JP 2004136159A JP 2004136159 A JP2004136159 A JP 2004136159A JP 4751581 B2 JP4751581 B2 JP 4751581B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- wiring
- integrated circuit
- semiconductor integrated
- user
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
図1は、本発明の実施形態による設計対象の半導体集積回路の構成例を示す断面図である。
図1において、1はバルク層BLを有する半導体基板(チップ)である。バルク層BLは、半導体集積回路において配線層を一切含まない、トランジスタを形成するポリシリコンや拡散層等の下地であり、所定の回路機能を具備する機能ブロック、いわゆるマクロ(以下、「バルク」とも称する。)が作り込まれる。バルク層BLは、トランジスタ層と配線層とを有する従来のセルベースLSIのトランジスタ層に相当する。
図3は、固定クロック配線におけるクロックスキュー調整の一例を説明するための図であり、図2に示した構成要素に対応する構成要素には同一の符号を付し、重複する説明は省略する。
まず、クロックツリーにおける最上流から最下流までそのままクロックを伝達するように割り当てる方法について説明する。
I/Oマクロ41に入力された信号(クロック)が、所定論理の回路機能ブロック42を介してPLLマクロ43に入力される。このPLLマクロ43の出力が、ルートクロックバッファRCK1を介し、メインクロックとしてクロックハブCKHに供給される。クロックハブCKHに供給されたメインクロックは、適宜クロックバッファを介して基本ブロックBBij(BB42、BB43、BB44を除く。)に供給されるとともに、クロックバッファ50を介して半導体チップ20内の左端部に配置されたRAMマクロ23に供給される。このように、最上流であるルートクロックバッファRCK1から、最下流である基本ブロックBBij、RAMマクロ23まで固定クロック配線を用いてクロック(メインクロック)が伝達される。
また、上述したように基本ブロックBB42、BB43、BB44に対しては、ルートクロックバッファRCK1(PLLマクロ43)より出力されるメインクロックを供給しないので、基本ブロックBB42、及びBB43とBB44の組47にとって、1つ上流側となるクロックバッファ49と48の間、及びクロックバッファ44と45の間における固定クロック配線は削除される。なお、回路動作の影響の有無を考慮して、削除せずに残しても良い。
I/Oマクロ46に入力された信号(クロック)が、オプショナルクロックとしてクロックバッファ45に入力される。このI/Oマクロ46とクロックバッファ45を接続する配線もユーザの回路情報等に基づき自動配線される。クロックバッファ45に供給されたオプショナルクロックは、基本ブロックBB43、BB44に供給される。このように、クロックツリーの分岐点であるクロックバッファ45から、最下流である基本ブロックBB43、BB44まで固定クロック配線を用いてクロック(オプショナルクロック)が伝達される。オプショナルクロックに対して固定クロック配線を割り当てる場合には、メインクロックの場合とは異なり、オプショナルクロックを入力(挿入)するためのクロックバッファと固定クロック配線の系統及び区間の一部が割り当てられる。なお、オプショナルクロックのI/Oマクロ46からクロックバッファ45の経路途中に、任意の個数の回路機能ブロックや任意の個数のPLLマクロが接続されても良い。
図5(a)、(b)は、本実施形態における半導体集積回路の配線設計手順を概略的に示した図である。
ユーザレイアウト処理前の半導体集積回路の設計においては、フレーム20におけるバルクパターン(マクロ)の配置情報であるフレーム20内のバルクパターン配置データ51と、初期値として予め設定されているバルクパターンの配線パターンを示す初期配線パターンデータ52とを参照し、フレームライブラリ作成処理P1を行う。
ユーザレイアウト設計においては、上述したようにして得られた初期配線パターン設定済みフレームデータ53と、ユーザの要求に応じてそれをカスタマイズするためのユーザ回路情報54とを参照し、ユーザレイアウト処理P2を行う。
ユーザレイアウト処理P2により、図4に示したようなユーザの要求に応じた適切なクロック配線パターンが設定されたユーザレイアウト済みフレームデータ55が得られる。
まず、ステップS1にて、バルクパターン配置データ及び初期配線パターンデータに基づいて、フレーム20内にバルクパターンを配置するとともに、それらに初期値として指定された配線パターンを設定する。
ステップS4にて、ステップS3において算出したクロックスキューに基づいて、固定クロック配線における遅延量調整が必要であるか否かを判断する。その結果、遅延量調整が必要であると判断した場合にはステップS5に進み、そうでない場合にはステップS5をスキップしステップS6に進む。
続いて、ステップS7にて、初期配線パターン設定済みフレームデータを生成して出力し、処理を完了する。
ステップS12にて、ステップS11での検索結果に応じて、当該メインクロックに割り当てる固定クロック配線(クロックツリーの系統及び区間)を決定し、必要に応じて不要な固定クロック配線を削除する。
上記ステップS11及びS12の処理を、ユーザ回路情報に指定されている(ユーザが使用を要求する)メインクロックについてそれぞれ行う。
ステップS15にて、ステップS14での検索結果に応じて、オプショナルクロックを供給するクロック配線を追加する。実際には、ステップS14での検索結果に応じて、当該オプショナルクロックに割り当てる固定クロック配線(クロックツリーの系統及び区間)を決定する。また、このステップS15では、必要に応じて、遅延量調整を行ったり、不要な固定クロック配線を削除したりする。
上記ステップS14及びS15の処理を、ユーザ回路情報に指定されているすべてのオプショナルクロックについてそれぞれ行う。
また、コンピュータがプログラムを実行し処理を行うことにより、上記実施形態の機能が実現されるプログラムプロダクトは、本発明の実施形態に含まれる。上記プログラムプロダクトとしては、上記実施形態の機能を実現するプログラム自体、上記プログラムが読み込まれたコンピュータ、ネットワークを介して通信可能に接続されたコンピュータに上記プログラムを提供可能な送信装置、当該送信装置を備えるネットワークシステム等がある。
また、コンピュータが供給されたプログラムを実行することにより上記実施形態の機能が実現されるだけでなく、そのプログラムがコンピュータにおいて稼動しているOS(オペレーティングシステム)又は他のアプリケーションソフト等と共同して上記実施形態の機能が実現される場合や、供給されたプログラムの処理の全て又は一部がコンピュータの機能拡張ボードや機能拡張ユニットにより行われて上記実施形態の機能が実現される場合も、かかるプログラムは本発明の実施形態に含まれる。また、本発明をネットワーク環境で利用するべく、全部又は一部のプログラムが他のコンピュータで実行されるようになっていても良い。
例えば、上述した本実施形態による半導体集積回路のレイアウト設計は、図8にハードウェア構成を示すようなコンピュータ800を用い、そのCPU801により実行可能である。
コンピュータ800は、上記図8に示すように、CPU801と、ROM802と、RAM803と、キーボード(KB)809のキーボードコントローラ(KBC)805と、表示部としてのCRTディスプレイ(CRT)810のCRTコントローラ(CRTC)806と、ハードディスク(HD)811及びフレキシブルディスク(FD)812のディスクコントローラ(DKC)807と、ネットワークインタフェースカード(NIC)808とが、システムバス804を介して互いに通信可能に接続された構成としている。
CPU801は、ROM802又はHD811に記憶されたソフトウェア(プログラム)、又はFD812より供給されるソフトウェア(プログラム)を実行することで、システムバス804に接続された各構成部を統括的に制御する。
すなわち、CPU801は、上述したような動作を行うための処理プログラムを、ROM802、HD811、又はFD812から読み出して実行することで、上記実施形態での動作を実現するための制御を行う。
RAM803は、CPU801の主メモリ又はワークエリア等として機能する。
KBC805は、KB809や図示していないポインティングデバイス等からの指示入力を制御する。CRTC806は、CRT810の表示を制御する。DKC807は、ブートプログラム、種々のアプリケーション、ユーザファイル、ネットワーク管理プログラム、上記実施形態における上記処理プログラム及び設計データ等を記憶するHD811及びFD812とのアクセスを制御する。NIC808はネットワーク813上の他の装置と双方向にデータをやりとりする。
本発明の諸態様を付記として以下に示す。
ユーザレイアウト前にクロックスキュー値を調整した固定クロック配線を用意して、ユーザレイアウト時に当該固定クロック配線を用いてユーザの要求に応じたクロック配線設計を行うことを特徴とする半導体集積回路の設計方法。
(付記2)上記固定クロック配線は、上記半導体集積回路全体に対して供給されるグローバルクロック、及び上記半導体集積回路の一部領域に対して供給されるローカルクロックを選択的に供給可能なように構成されていることを特徴とする付記1記載の半導体集積回路の設計方法。
(付記3)上記クロック配線設計は、上記バルク層に配置されたバルクパターンを変更せずに行うことを特徴とする付記1記載の半導体集積回路の設計方法。
(付記4)上記固定クロック配線のうち、上記クロック配線設計により未使用となった固定クロック配線を削除することを特徴とする付記1記載の半導体集積回路の設計方法。
(付記5)上記固定クロック配線は、配線経路を複数に分岐させるクロックバッファセルを含み、上記クロック配線設計により未使用となった上記クロックバッファセルを任意の論理機能を割り当て可能な状態、又は機能停止状態にすることを特徴とする付記1記載の半導体集積回路の設計方法。
(付記6)所定の回路機能を実現するための複数のバルクパターンが配置されたバルク層と、上記バルク層上に順次積層され、ユーザによる配線パターンの変更が可能な可変配線層及びユーザによる配線パターンの変更が不可な固定配線層を含む複数の配線層とを有するマスタースライス方式の半導体集積回路の設計方法であって、
ユーザレイアウト前に、上記半導体集積回路全体に対して供給されるグローバルクロック、及びユーザが任意に追加可能な上記半導体集積回路の一部領域に対して供給されるローカルクロックを選択的に供給可能であり、かつクロックスキュー値を調整した固定クロック配線の設計を行う第1のクロック配線設計ステップと、
上記固定クロック配線設計ステップにて設計された固定クロック配線を用いて、ユーザの要求に応じたクロック配線の設計を行う第2のクロック配線設計ステップとを有することを特徴とする半導体集積回路の設計方法。
(付記7)上記第1及び第2のクロック配線設計ステップは、上記バルク層に配置されたバルクパターンを変更せずにクロック配線の設計を行うことを特徴とする付記6記載の半導体集積回路の設計方法。
(付記8)上記固定クロック配線は、配線経路を分岐させるクロックバッファセルを有し、当該クロックバッファセルに上記ローカルクロックを外部から入力する信号線を任意に接続可能に構成したことを特徴とする付記6記載の半導体集積回路の設計方法。
(付記9)上記第2のクロック配線設計ステップ後に、未使用となった上記固定クロック配線及び配線経路を複数に分岐させるクロックバッファセルの少なくとも一方の後処理を行う未使用部処理ステップをさらに有することを特徴とする付記6記載の半導体集積回路の設計方法。
(付記10)上記未使用部処理ステップでは、上記未使用となった固定クロック配線を削除することを特徴とする付記9記載の半導体集積回路の設計方法。
(付記11)上記未使用部処理ステップでは、上記未使用となったクロックバッファセルを削除することを特徴とする付記9記載の半導体集積回路の設計方法。
(付記12)上記未使用部処理ステップでは、上記未使用となったクロックバッファセルを、任意の論理機能を割り当て可能な状態、又は機能停止状態に設定することを特徴とする付記9記載の半導体集積回路の設計方法。
(付記13)上記固定クロック配線は、クロックの供給側からの配線長が増加する方向に向かって、配線経路が順次分岐するクロックツリー構造を有することを特徴とする付記6記載の半導体集積回路の設計方法。
(付記14)上記固定クロック配線は、H字状に再帰的に接続したクロック配線であることを特徴とする付記6記載の半導体集積回路の設計方法。
(付記15)所定の回路機能を実現するための複数のバルクパターンが配置されたバルク層と、上記バルク層上に順次積層され、ユーザによる配線パターンの変更が可能な可変配線層及びユーザによる配線パターンの変更が不可な固定配線層を含む複数の配線層とを有するマスタースライス方式の半導体集積回路の設計方法をコンピュータに実行させるためのプログラムであって、
ユーザレイアウト前に、上記半導体集積回路全体に対して供給されるグローバルクロック、及びユーザが任意に追加可能な上記半導体集積回路の一部領域に対して供給されるローカルクロックを選択的に供給可能であり、かつクロックスキュー値を調整した固定クロック配線の設計を行う第1のクロック配線設計ステップと、
上記固定クロック配線設計ステップにて設計された固定クロック配線を用いて、ユーザの要求に応じたクロック配線の設計を行う第2のクロック配線設計ステップとをコンピュータに実行させるためのプログラム。
(付記16)上記第2のクロック配線設計ステップ後に、未使用となった上記固定クロック配線及び配線経路を複数に分岐させるクロックバッファセルの少なくとも一方の後処理を行う未使用部処理ステップをさらにコンピュータに実行させるための付記15記載のプログラム。
(付記17)上記未使用部処理ステップでは、上記未使用となった固定クロック配線の削除、上記未使用となったクロックバッファセルの削除、及び当該クロックバッファセルを任意の論理機能を割り当て可能な状態又は機能停止状態に設定する処理の少なくとも1つを行うことを特徴とする付記16記載のプログラム。
(付記18)マスタースライス方式の半導体集積回路であって、
所定の回路機能を実現するための複数のバルクパターンが形成されるバルク層と、
上記バルク層上に順次積層され、ユーザによる配線パターンの変更が可能な可変配線層及びユーザによる配線パターンの変更が不可な固定配線層を含む複数の配線層とを有し、
上記固定配線層に、上記半導体集積回路全体に対して供給されるグローバルクロック、及びユーザが任意に追加可能な上記半導体集積回路の一部領域に対して供給されるローカルクロックを選択的に供給可能な固定クロック配線が形成されていることを特徴とする半導体集積回路。
(付記19)上記固定クロック配線は、クロックスキュー値が予め調整されていることを特徴とする付記18記載の半導体集積回路。
(付記20)上記固定クロック配線は、配線経路を分岐させるクロックバッファセルを有し、当該クロックバッファセルに上記ローカルクロックを外部から入力する信号線を任意に接続可能に構成されていることを特徴とする付記18記載の半導体集積回路。
(付記21)上記固定クロック配線は、クロックの供給側からの配線長が増加する方向に向かって、配線経路が順次分岐するクロックツリー構造を有することを特徴とする付記18記載の半導体集積回路。
(付記22)上記固定クロック配線は、H字状に再帰的に接続したクロック配線であることを特徴とする付記18記載の半導体集積回路。
21 RAMマクロ
22 フリップフロップ群
23 RAMマクロ
24 DDR−IFマクロ
25 PLLマクロ
26 I/Oマクロ
27 パッド
RCK1、RCK2 ルートクロックバッファ
CKH クロックハブ
LnGA、LnGB クロックバッファセル
Claims (9)
- 所定の回路機能を実現するための複数のバルクパターンが配置されたバルク層と、上記バルク層上に順次積層され、ユーザによる配線パターンの変更が可能な可変配線層、及びユーザによる固定クロック配線に係る配線パターンを除く配線パターンの変更が不可な固定配線層を含む複数の配線層とを有するマスタースライス方式の半導体集積回路の設計方法であって、
ユーザレイアウト前にクロックスキュー値を調整した固定クロック配線を用意して、ユーザレイアウト時に当該固定クロック配線を用いてユーザの要求に応じたクロック配線設計を行い、
上記クロック配線設計後に、上記固定クロック配線のうち、上記クロック配線設計により未使用となった固定クロック配線を削除することを特徴とする半導体集積回路の設計方法。 - 上記固定クロック配線は、上記半導体集積回路全体に対して供給されるグローバルクロック、及び上記半導体集積回路の一部領域に対して供給されるローカルクロックを選択的に供給可能なように構成されていることを特徴とする請求項1記載の半導体集積回路の設計方法。
- 上記クロック配線設計は、上記バルク層に配置されたバルクパターンを変更せずに行うことを特徴とする請求項1又は2記載の半導体集積回路の設計方法。
- 上記固定クロック配線は、配線経路を複数に分岐させるクロックバッファセルを含み、上記クロック配線設計により未使用となった上記クロックバッファセルが使用していたバルクパターンをゲートアレイセルとして登録された任意のユニットセルに割り当てる、又は当該クロックバッファセルを機能停止状態にすることを特徴とする請求項1〜3の何れか1項に記載の半導体集積回路の設計方法。
- 所定の回路機能を実現するための複数のバルクパターンが配置されたバルク層と、上記バルク層上に順次積層され、ユーザによる配線パターンの変更が可能な可変配線層、及びユーザによる固定クロック配線に係る配線パターンを除く配線パターンの変更が不可な固定配線層を含む複数の配線層とを有するマスタースライス方式の半導体集積回路の設計方法であって、
ユーザレイアウト前に、上記半導体集積回路全体に対して供給されるグローバルクロック、及びユーザが任意に追加可能な上記半導体集積回路の一部領域に対して供給されるローカルクロックを選択的に供給可能であり、かつクロックスキュー値を調整した固定クロック配線の設計を行う第1のクロック配線設計ステップと、
上記第1のクロック配線設計ステップにて設計された固定クロック配線を用いて、ユーザの要求に応じたクロック配線の設計を行う第2のクロック配線設計ステップと、
上記第2のクロック配線設計ステップ後に、未使用となった上記固定クロック配線の削除を行う未使用部処理ステップとを有することを特徴とする半導体集積回路の設計方法。 - 上記未使用部処理ステップでは、配線経路を複数に分岐させるクロックバッファセルのうち、未使用となった上記クロックバッファセルの後処理をさらに行うことを特徴とする請求項5記載の半導体集積回路の設計方法。
- 所定の回路機能を実現するための複数のバルクパターンが配置されたバルク層と、上記バルク層上に順次積層され、ユーザによる配線パターンの変更が可能な可変配線層、及びユーザによる固定クロック配線に係る配線パターンを除く配線パターンの変更が不可な固定配線層を含む複数の配線層とを有するマスタースライス方式の半導体集積回路の設計方法をコンピュータに実行させるためのプログラムであって、
ユーザレイアウト前に、上記半導体集積回路全体に対して供給されるグローバルクロック、及びユーザが任意に追加可能な上記半導体集積回路の一部領域に対して供給されるローカルクロックを選択的に供給可能であり、かつクロックスキュー値を調整した固定クロック配線の設計を行う第1のクロック配線設計ステップと、
上記第1のクロック配線設計ステップにて設計された固定クロック配線を用いて、ユーザの要求に応じたクロック配線の設計を行う第2のクロック配線設計ステップと、
上記第2のクロック配線設計ステップ後に、未使用となった上記固定クロック配線の削除を行う未使用部処理ステップとをコンピュータに実行させるためのプログラム。 - 上記未使用部処理ステップでは、配線経路を複数に分岐させるクロックバッファセルのうち、未使用となった上記クロックバッファセルの後処理をさらに行うことを特徴とする請求項7記載のプログラム。
- 上記未使用部処理ステップでは、上記未使用となったクロックバッファセルの削除、及び当該クロックバッファセルが使用していたバルクパターンをゲートアレイセルとして登録された任意のユニットセルに割り当てる、又は当該クロックバッファセルを機能停止状態に設定する処理の少なくとも1つを行うことを特徴とする請求項8記載のプログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004136159A JP4751581B2 (ja) | 2004-04-30 | 2004-04-30 | 半導体集積回路の設計方法及びプログラム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004136159A JP4751581B2 (ja) | 2004-04-30 | 2004-04-30 | 半導体集積回路の設計方法及びプログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005317858A JP2005317858A (ja) | 2005-11-10 |
JP4751581B2 true JP4751581B2 (ja) | 2011-08-17 |
Family
ID=35444940
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004136159A Expired - Fee Related JP4751581B2 (ja) | 2004-04-30 | 2004-04-30 | 半導体集積回路の設計方法及びプログラム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4751581B2 (ja) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4464039B2 (ja) * | 2002-11-27 | 2010-05-19 | Necエレクトロニクス株式会社 | マスタースライス集積回路 |
JP4878727B2 (ja) * | 2003-10-15 | 2012-02-15 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
-
2004
- 2004-04-30 JP JP2004136159A patent/JP4751581B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2005317858A (ja) | 2005-11-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11625522B2 (en) | Method and apparatus for generating three-dimensional integrated circuit design | |
US7809971B2 (en) | Clock distribution circuit, semiconductor integrated circuit and method of designing clock distribution circuit | |
KR100423594B1 (ko) | 혼합형 공급 전압 설계용 전압 아일런드를 논리적 및 물리적으로 동시에 구성하는 방법 및 저장 매체 | |
US6305001B1 (en) | Clock distribution network planning and method therefor | |
US20230153508A1 (en) | Cell layout of semiconductor device | |
JP5241603B2 (ja) | 相互接続回路内のデータ経路のルーティングを求める方法、システム、およびコンピュータプログラム製品 | |
US6662349B2 (en) | Method of repeater insertion for hierarchical integrated circuit design | |
US10169505B2 (en) | Partitioning and routing multi-SLR FPGA for emulation and prototyping | |
JP2006156929A (ja) | 半導体集積回路及びその設計方法 | |
US8782591B1 (en) | Physically aware logic synthesis of integrated circuit designs | |
CN101206686A (zh) | 设计时钟域中锁存器的布图的方法和计算机系统 | |
US9977857B1 (en) | Method and circuit for via pillar optimization | |
JP5193406B2 (ja) | クロック分配回路の設計方法,設計装置および設計プログラム並びに同プログラムを記録したコンピュータ読取可能な記録媒体 | |
KR20080009166A (ko) | 반도체 집적 회로 및 그 설계 방법 | |
US9760669B2 (en) | Congestion mitigation by wire ordering | |
JP4751581B2 (ja) | 半導体集積回路の設計方法及びプログラム | |
US7026667B2 (en) | Semiconductor integrated circuit device having clock signal transmission line and wiring method thereof | |
US20130239078A1 (en) | Optimizing timing critical paths by modulating systemic process variation | |
JP2005184262A (ja) | 半導体集積回路及びその製造方法 | |
US7146582B2 (en) | Logic circuit optimizing method, logic circuit optimizing device and logic circuit composing device | |
JP3913180B2 (ja) | 半導体集積回路の設計方法 | |
Tosun et al. | Energy-aware partitioning of fault-tolerant irregular topologies for 3D network-on-chips | |
US11916384B2 (en) | Region-based power grid generation through modification of an initial power grid based on timing analysis | |
JP2009188093A (ja) | 半導体集積回路の設計装置、方法、及び、プログラム | |
JP2005116793A (ja) | 半導体集積回路及びそのクロック配線方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070312 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080731 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100202 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100204 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100405 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110517 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110523 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140527 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |