JP4784786B2 - クロック分配回路及びクロックスキュー調整方法 - Google Patents

Description

本発明は、半導体集積回路のクロック分配回路及びクロックスキュー調整方法に関し、特に各回路素子に供給されるクロック信号の到達タイミングのずれによるクロックスキューを低減する技術に関する。

半導体基板等からなるチップ内にマクロやＦＦ（フリップフロップ）等のクロック端子を有する多数の回路素子を配置してなる半導体集積回路のクロック分配回路において、各回路素子に供給されるクロック信号の到達タイミングのずれによるクロックスキューを低減する技術が知られている（例えば、特許文献１〜５参照）。このような関連技術のクロックスキュー調整回路について、図４と図５を参照して説明する。

図４は、特許文献１のメッシュ構造をしたクロック分配回路を示す。クロック信号は、クロックツリー配線１０７を介して最終出力段より一段前のメッシュ配線駆動用クロックバッファ１０５に入力され、各バッファ１０５の出力がチップ上に配置されたクロックメッシュ配線１０４の各交点に供給される。クロックツリー配線１０７は、各メッシュ配線駆動用クロックバッファ１０５への入力クロック信号が全て等遅延になるようにその配線ルートが設定される。クロック供給用最終段バッファ１０９の入力端子は、クロックメッシュ配線１０４の交点間の配線部分にそれぞれ接続されており、このクロック供給用最終段バッファ１０９の出力を、チップ内に配置されているＦ／Ｆ１０８にクロック信号として入力する。

図５は、特許文献２のクロックスキュー調整方法を示す。これによれば、セル生成部２０１により生成されたセルのセル物理ライブラリ２０２を用い、回路記述２０３に従ったセル（ドライバビリティ可変セルを含む）のチップ上への配置及びセル間の配線を配置・配線部２０４で行う。次に、ＲＣ抽出部２０５で回路中の配線抵抗（Ｒ）及び配線容量（Ｃ）を抽出した後、配線ＲＣを含む回路記述２０６と遅延時間やスキューやドライバビリティやスルーレート（ＳＲ）等の制約条件２０７をセル最適化部２０８に入力する。そして、セル遅延ライブラリ２０９を用い、回路記述２０６中のドライバビリティ可変セルのドライバビリティの最適化により遅延時間を調整し、ドライバビリティ最適セルによる回路記述２１０を出力する。

特開２００３−０９２３５２号公報 特開２００３−１５２０７８号公報 特開２０００−２４３８４６号公報 特開２００３−２８２７１２号公報 特開２００４−３２６４５３号公報

前述した関連技術では、クロック設計遅延差であるスキューを抑えるための手段として、等長や等遅延でクロック供給するＨ−Ｔｒｅｅ構成や、クロックメッシュを構成して、各格子状に適切な駆動力のクロックドライバを配置し、マクロやＦＦにクロックを供給するクロック分配方法が採用されている。

しかし、クロックメッシュ構成によるクロック分配においては、クロックドライバの出力にダミーバッファを挿入して負荷容量を均一にし、スキュー調整する事例では、配線容量やゲート負荷の大きいクロックドライバに合わせて、駆動力を決めていたため、余分な駆動力分の消費電力が必要であった。

また、Ｈ−Ｔｒｅｅ構成でのクロック分配方法では、配線抵抗や容量に合わせて駆動力を調整し、フットプリントの同じクロックドライバを置換する事例があるが、クロックメッシュを構成したクロックドライバの駆動力を調整するには、上下方向や左右方向から流れる電流を考慮する必要があり、ＳＰＩＣＥシミュレーションを駆使する等、調整方法が難しいという問題があった。

また、隣接した領域を駆動するクロックドライバとの駆動力差が大きいと、過剰の電流が流れてしまい、消費電力が大きくなるという問題もあった。

したがって、前述したクロックメッシュにおいては、次のような課題がある。

第一の課題は、配線容量やゲート負荷の大きい領域に合わせて、クロックドライバの出力にダミーバッファを挿入して負荷容量を均一にして、クロックスキューを調整していたため、余分な駆動力分の消費電力が必要であった。

第二の課題は、クロックメッシュを構成したクロックドライバの駆動力を調整するには、上下方向や左右方向から流れる電流を考慮する必要があり、ＳＰＩＣＥシミュレーションを駆使する等、調整方法が難しいという問題があった。

第三の課題は、クロックメッシュを構成したクロックドライバの場合、マクロ付近や、近接したクロックドライバ間で、ＦＦの密度ばらつきが大きい等のように、隣接した領域を駆動するクロックドライバとの駆動力差が大きいと、過剰の電流が流れてしまうことで、消費電力が大きくなるという問題があった。

本発明の目的は、上記課題を解決し、消費電力とクロックスキューを最小限に抑えたクロック分配回路及びそのクロックスキュー調整方法を提供することにある。

上記目的を達成するため、本発明に係るクロック分配回路は、半導体集積回路のメッシュ構造をしたクロック分配回路において、クロック分配領域に格子状に配置され、クロックメッシュを駆動する複数のクロックドライバと、各クロックドライバに対して格子状に割り当てた分割領域毎に、クロックドライバが駆動するクロックメッシュの配線容量及びクロックメッシュに接続した回路素子のクロック端子容量を抽出し、分割領域毎に抽出した総容量から必要なクロックドライバの駆動力を割り出して、ディジタルデータとして保持するクロックドライバ駆動力保持回路と、各分割領域内で必要なクロックドライバの駆動力保持データと、上下方向及び左右方向の分割領域内で必要なクロックドライバの駆動力保持データとをそれぞれ分割領域毎の抵抗比率により平均化して、クロックドライバの駆動力を調整するクロックドライバ駆動力制御回路とを有することを特徴とする。

本発明に係るクロックスキュー調整方法は、半導体集積回路のメッシュ構造をしたクロック分配回路のクロックスキュー調整方法において、クロック分配領域にクロックメッシュを駆動するクロックドライバを格子状に配置して、各クロックドライバに対して格子状に分割した領域を割り当て、クロックメッシュに繋がる回路素子を配置して、割り当てた分割領域毎に、クロックドライバが駆動するクロックメッシュの配線容量及びクロックメッシュに接続した回路素子のクロック端子容量を抽出し、分割領域毎に抽出した総容量から必要なクロックドライバの駆動力を割り出して、ディジタルデータとして保持し、各分割領域内で必要なクロックドライバの駆動力保持データと、上下方向及び左右方向の分割領域内で必要なクロックドライバの駆動力保持データとをそれぞれ分割領域毎の抵抗比率により平均化して、クロックドライバの駆動力を調整することを特徴とする。

本発明によれば、クロックドライバが駆動するメッシュ配線やクロック端子の容量から割り出した駆動力データをレジスタに保持しておき、各対象クロックドライバの駆動力と、上下左右の分割領域内を駆動するクロックドライバの駆動力の保持データをそれぞれ抵抗比率で平均化することで、上下方向や左右方向から過剰に流れる電流を抑え、消費電力とクロックスキューを最小限に抑えたクロック分配回路及びクロックスキュー調整方法を提供することができる。

本発明の実施の形態に係るクロックメッシュ構造のクロック分配回路のレイアウトイメージ図である。 本発明の実施の形態に係るクロックメッシュ構造のクロック分配回路の回路構成図である。 本発明の実施の形態に係るクロックメッシュ構造のクロック分配回路によるクロックスキュー調整方法の動作を説明するフローチャートである。 特許文献１のメッシュ構造をしたクロック分配回路を示す図である。 特許文献２のクロックスキュー調整方法を説明する図である。

次に、本発明に係るクロック分配回路及びクロックスキュー調整方法の実施の形態について、図面を参照して詳細に説明する。

図１及び図２は、本発明の一実施の形態に係るクロックメッシュ構造をしたクロック分配回路を示す。

図１及び図２に示す本実施の形態に係るクロック分配回路は、半導体基板等からなるチップ内にマクロ（ＨＭ）１１やＦＦ（フリップフロップ）１１２等のクロック端子を有する複数の回路素子を配置してなる半導体集積回路において、各回路素子に供給されるクロック信号の到達タイミングのずれによるクロックスキューを低減するものである。

このクロック分配回路において、クロックメッシュ１３で構成しているクロック分配領域１４には、複数のクロックドライバ（Ｃ１〜Ｃ９）２１が格子状に配置されている。各クロックドライバ（Ｃ１〜Ｃ９）２１の入力端子には、クロック生成回路であるＰＬＬ（Phase Locked Loop）３１から、ＣＴＳ（Clock Tree Synthesis）バッファ３２で等遅延分配したクロック信号が入力される。各クロックドライバ（Ｃ１〜Ｃ９）２１の出力端子は、クロックメッシュ１３のワイヤード配線を介して、マクロ１１やＦＦ１２の回路素子のクロック入力端子と接続している。

本実施の形態では、クロックドライバ（Ｃ１〜Ｃ９）２１に対して、格子状の分割領域（Ａ１１〜Ａ３３）を割り当て、それぞれの分割領域（Ａ１１〜Ａ３３）内にあるクロックメッシュ１３の配線容量と、マクロ１１やＦＦ１２のクロック端子容量の総和を算出する。そして、クロックドライバ２１の駆動力１Ｗで駆動可能な基準容量を予め決めておき、分割領域（Ａ１１〜Ａ３３）毎に算出した総和の容量値と、１Ｗの基準容量値を基に、クロックドライバ（Ｃ１〜Ｃ９）２１の駆動力を決定する。決定した駆動力データ（Ｗ１１〜Ｗ３３）は、図２のクロックドライバ駆動力保持回路２４に保持される。

クロックドライバ（Ｃ１〜Ｃ９）２１の駆動力を決定する他の方法として、ＰＬＬ３１からマクロ１１やＦＦ１２のクロック入力端子までの全てのクロック遅延時間を算出した後に、クロック分配領域（Ａ１１〜Ａ３３）毎に、クロックの平均遅延時間を算出して、予め決めておいた基準の領域内容量負荷と、分割領域（Ａ１１〜Ａ３３）内の平均遅延時間との関係から、クロックドライバ（Ｃ１〜Ｃ９）２１毎の駆動力状態を割り出して、その駆動力データ（Ｗ１１〜Ｗ３３）を図２のクロックドライバ駆動力保持回路２４に保持してもよい。

図２において、クロック分配回路は、クロックドライバ２１のほか、クロックドライバ駆動力スイッチ制御回路２２、選択回路２３、及びクロックドライバ駆動力保持回路２４を備えている。

クロックドライバ２１は、ＰＬＬ３１からＣＴＳバッファ３２を介して等遅延分配されるクロック信号を入力する入力バッファ１１ａと、その出力側に並列に接続され、トランスファゲートで構成される複数の駆動力制御スイッチ１１ｂと、その各出力側にそれぞれ接続される出力バッファ１１ｃとを有する。このクロックドライバ２１は、クロックドライバ駆動力スイッチ制御回路２２からの制御信号により、各出力バッファ１１ｃの入力側に設けた各駆動力制御スイッチ１１ｂのＯＮ／ＯＦＦ状態を切り替えることで、駆動力制御が可能な構成となっている。

クロックドライバ駆動力保持回路２４は、現状のクロックドライバ（Ｃ２、Ｃ５、Ｃ８）２１の駆動力状態（Ｗ１２、Ｗ２２、Ｗ３２）を保持するレジスタで構成している。

選択回路２３は、現状の駆動力保持データ（Ｗ２２）のみ参照（０）、左右方向の駆動力情報入手（１）と、上下方向の駆動力情報入手（２）の３つの選択制御信号Ｓ１を切り替えることにより、現状の駆動力データに加えて、上下方向からの駆動力データと、左右方向の駆動力データが入手可能なセレクタで構成している。

クロックドライバ駆動力スイッチ制御回路２２は、イネーブル信号と、選択回路２３から、現状の駆動力データ（Ｗ２２）と、上下方向の駆動力データ（Ｗ３２、Ｗ１２）や、左右方向の駆動力データ（Ｗ２１、Ｗ２３）をそれぞれ入手して、現状の駆動力データの分割領域（Ａ２２）と、クロックメッシュ構成とマクロ１１やＦＦ１２の配置情報から求めた、上下方向の分割領域（Ａ１２、Ａ２２、Ａ３２）の抵抗比率（０．２５、０．５０、０．２５）と、左右方向の分割領域（Ａ２１、Ａ２２、Ａ２３）との抵抗比率（０．３０、０．４０、０．３０）を、それぞれ掛け合わせて平均化することで、新駆動力スイッチの制御信号を生成する回路である。

本実施の形態では、イネーブル信号を立ち上げて、クロックドライバ駆動力スイッチ制御回路２２で、最終駆動力として得られたクロックドライバ（Ｃ１〜Ｃ９）２１の駆動力データを新駆動力信号として生成し、その新駆動力信号をクロックドライバ（Ｃ１〜Ｃ９）２１の各駆動力制御スイッチ１１ｂと接続している。

次に、本実施の形態に係るクロック分配回路によるクロックスキュー調整方法の動作について、図１、図２に加え、図３に示すフローチャートを参照して説明する。

まず、回路接続情報であるネットリストを入力して、半導体集積回路のクロック分配領域１４にクロックメッシュ１３を構成する（ステップＳｔ１）。そして、クロックメッシュ１３を構成したクロック分配領域１４に、クロックメッシュ１３を駆動するクロックドライバ２１を格子状に配置する（ステップＳｔ２）。

次に、クロックドライバ２１毎に、格子状の分割領域を設定して（ステップＳｔ３）、クロックメッシュ１３に繋がるマクロ１１やＦＦ１２を配置する（ステップＳｔ４）。

次に、各分割領域内のクロックメッシュ１３の配線容量とクロック端子容量を算出して（ステップＳｔ５）、必要な駆動力を割り出して分割領域毎に駆動力データをクロックドライバ駆動力保持回路２４に保持する（ステップＳｔ６）。

次に、クロックドライバ駆動力スイッチ制御回路２２で、現状の駆動力保持データと、左右方向の駆動力保持データを抵抗比率で係数掛けして平均化し（ステップＳｔ７）、次に、上下方向の駆動力保持データを抵抗比率で係数掛けして平均化し（ステップＳｔ８）、新駆動力を決める。

例えば、クロックドライバ（Ｃ５）２１の旧駆動力（Ｗ２２）から、新駆動力（新Ｗ２２）を決定する方法を説明する。まず、選択制御信号Ｓ１を現状の駆動力の設定である０から１にして、その左右方向のクロックドライバ（Ｃ４、Ｃ６）２１が保持している駆動力データ（Ｗ２１、Ｗ２３）を入力し、分割領毎の駆動力（Ｗ２１、Ｗ２２、Ｗ３２）に、抵抗比率を計数掛けして平均化する。ここで、左右方向の抵抗比率が、Ａ２１：Ａ２２：Ａ２３＝０．３０：０．４０：０．３０とすると、Ｗ２２’＝Ｗ２１＊０．３０＋Ｗ２２＊０．４０＋Ｗ２３＊０．３０として、Ｗ２２の駆動力中間データを生成する。

同様に、選択制御信号Ｓ１を２にして、上下方向のクロックドライバ（Ｃ２、Ｃ８）２１が保持している駆動力保持データ（Ｗ１２、Ｗ３２）の情報を入手し、分割領域毎の駆動力（Ｗ３２、Ｗ２２、Ｗ１２）の抵抗比率を係数掛けして平均化する。ここで、上下方向の抵抗比率が、Ａ１２：Ａ２２：Ａ３２＝０．２５：０．５０：０．２５とすると、新Ｗ２２＝Ｗ３２＊０．２５＋Ｗ２２＊０．５０＋Ｗ１２＊０．２５として、新駆動力を算出する。

尚、抵抗比率は、現状のクロックドライバ（Ｃ５）２１が駆動する分割領域（Ａ２２）と、その上下方向の分割領域（Ａ３２、Ａ１２）との総和または左右方向の分割領域（Ａ２１、Ａ２３）との総和が、それぞれ１．０になるように設定した値であり、係数値は、クロックドライバの駆動力分割領域のメッシュ構成とマクロ１１やＦＦ１２が配置された抵抗比率を、クロックドライバ２１の分割領域毎に算出する。

そして、最終駆動力データが決まった時点で、イネーブル信号を立ち上げて、クロックドライバ２１の駆動力を切り替え（ステップＳｔ９）、クロックドライバ駆動力保持回路２２にデータを設定する。

以上のクロックメッシュ１３を構成したクロック分配回路によるクロックスキュー調整方法をまとめると、次のとおりである。

（１）クロック分配領域１４にクロックドライバ２１を格子状に配置して、各クロックドライバ２１が駆動する領域を割り当て、マクロ１１やＦＦ１２を配置後に、各分割領域内のクロック配線容量とマクロ１１やＦＦ１２のゲート容量から駆動力を割り出すか、各分割領域内のマクロ１１やＦＦ１２までのクロック遅延時間の平均遅延時間を求めて、前回のクロックドライバ２１の駆動力と平均遅延時間との差分から平均遅延時間が最小となるようにクロックドライバ２１の駆動力を割り出す。

（２）割り出したクロックドライバ２１の駆動力をディジタルデータとして保持する。

（３）上下方向や左右方向から過剰に流れる電流を抑えるために、各対象クロックドライバ２１の駆動力と、上下左右の分割領域内を駆動するクロックドライバ２１の駆動力の保持データをそれぞれ抵抗比率で平均化することで、各クロックドライバ２１の駆動力を調整する。

すなわち、本実施の形態は、半導体集積回路のメッシュ構造をしたクロック分配回路によるクロックスキュー調整方法において、クロック分配領域１４にクロックメッシュ１３を駆動するクロックドライバ２１を格子状に配置して、各クロックドライバ２１に対して格子状に分割した領域を割り当て、クロックメッシュ１３に繋がるマクロ１１やＦＦ１２を配置して、割り当てた分割領域毎に、クロックドライバ２１が駆動するクロックメッシュ１３の配線容量及びクロックメッシュ１３に接続したマクロ１１やＦＦ１２のクロック端子容量を抽出し、分割領域毎に抽出した総容量から必要なクロックドライバ２１の駆動力を割り出して、ディジタルデータとして保持し、各分割領域内で必要なクロックドライバ２１の駆動力保持データと、上下方向及び左右方向の分割領域内で必要なクロックドライバ２１の駆動力保持データとを、それぞれ分割領域毎の抵抗比率により平均化して、クロックドライバ２１の駆動力を調整する。

したがって、本実施の形態においては、以下に記載するような効果を奏する。

（１）半導体集積回路のクロックメッシュ構造をしたクロック分配回路において、格子状にクロックドライバ２１を配置して、格子状の分割領域内の総容量から割り出した、現状のクロックドライバ２１の駆動力に、上下方向、左右方向から流れる電流を考慮して、抵抗比率を掛けて駆動力調整することで、短時間で高精度のクロックスキューの低減が可能である。

（２）上下方向や左右方向のクロックドライバ２１間の駆動力差が大きいと、過剰に電流が流れるため、割り当てた分割領域内のクロック配線容量と、ゲート負荷を抽出して駆動力を出した後に、上下左右のクロックドライバ２１の駆動力と平均化することで、過剰な電流が流れるのを抑止することができる。

（３）クロック信号ＥＭ（electromigration）を低減したり、クロック配線が一般信号配線に与えるクロストークによる遅延悪化の影響を抑えたりすることができる。

以上、実施の形態を参照して本願発明を説明したが、本願発明は上記実施の形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。

本発明は、半導体基板等からなるチップ内にマクロやＦＦ等のクロック端子を有する多数の回路素子を配置してなる半導体集積回路において、各回路素子に供給されるクロック信号の到達タイミングのずれによるクロックスキューを低減するクロック分配回路及びクロックスキュー調整方法に利用可能である。

１１ マクロ
１２ ＦＦ（フリップフロップ）
１３ クロックメッシュ
１４ クロック分配領域
２１ クロックドライバ
２２ クロックドライバ駆動力スイッチ制御回路
２３ 選択回路
２４ クロックドライバ駆動力保持回路
３１ ＰＬＬ
３２ ＣＴＳバッファ

Claims (6)

1. 半導体集積回路のメッシュ構造をしたクロック分配回路において、
   クロック分配領域に格子状に配置され、クロックメッシュを駆動する複数のクロックドライバと、
   各クロックドライバに対して格子状に割り当てた分割領域毎に、クロックドライバが駆動するクロックメッシュの配線容量及びクロックメッシュに接続した回路素子のクロック端子容量を抽出し、分割領域毎に抽出した総容量から必要なクロックドライバの駆動力を割り出して、ディジタルデータとして保持するクロックドライバ駆動力保持回路と、
   各分割領域内で必要なクロックドライバの駆動力保持データと、上下方向及び左右方向の分割領域内で必要なクロックドライバの駆動力保持データとをそれぞれ分割領域毎の抵抗比率により平均化して、クロックドライバの駆動力を調整するクロックドライバ駆動力制御回路とを有することを特徴とするクロック分配回路。
2. 前記クロックドライバ駆動力保持回路は、各分割領域内のクロック配線容量と回路素子のゲート容量から駆動力を割り出して、ディジタルデータとして保持することを特徴とする請求項１に記載のクロック分配回路。
3. 前記クロックドライバ駆動力保持回路は、各分割領域内の回路素子までのクロック遅延時間の平均遅延時間を求めて、前回のクロックドライバの駆動力と平均遅延時間との差分から平均遅延時間が最小となるようにクロックドライバの駆動力を割り出して、ディジタルデータとして保持することを特徴とする請求項１に記載のクロック分配回路。
4. 半導体集積回路のメッシュ構造をしたクロック分配回路のクロックスキュー調整方法において、
   クロック分配領域にクロックメッシュを駆動するクロックドライバを格子状に配置して、各クロックドライバに対して格子状に分割した領域を割り当て、
   クロックメッシュに繋がる回路素子を配置して、割り当てた分割領域毎に、クロックドライバが駆動するクロックメッシュの配線容量及びクロックメッシュに接続した回路素子のクロック端子容量を抽出し、分割領域毎に抽出した総容量から必要なクロックドライバの駆動力を割り出して、ディジタルデータとして保持し、
   各分割領域内で必要なクロックドライバの駆動力保持データと、上下方向及び左右方向の分割領域内で必要なクロックドライバの駆動力保持データとをそれぞれ分割領域毎の抵抗比率により平均化して、クロックドライバの駆動力を調整することを特徴とするクロックスキュー調整方法。
5. 各分割領域内のクロック配線容量と回路素子のゲート容量から駆動力を割り出すことを特徴とする請求項４に記載のクロックスキュー調整方法。
6. 各分割領域内の回路素子までのクロック遅延時間の平均遅延時間を求めて、前回のクロックドライバの駆動力と平均遅延時間との差分から平均遅延時間が最小となるようにクロックドライバの駆動力を割り出すことを特徴とする請求項４に記載のクロックスキュー調整方法。

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