CN113111621A - 半导体装置和半导体装置制造方法 - Google Patents

Abstract

本公开涉及半导体装置和半导体装置制造方法。本申请揭露一种半导体装置和半导体装置制造方法，所述半导体装置包括：基板；电路区块，设置于该基板上；多个金属层，设置于该基板上方，该多个金属层包括第一电源网；以及多个第一电源开关电路，设置于该基板上，其中该多个第一电源开关电路分别依据控制信号选择性地将电源耦接至该第一电源网，且该多个第一电源开关电路依序排列，其中每一第一电源开关电路的控制信号输出端耦接至下一第一电源开关电路的控制信号输入端，使该控制信号依序经过该多个第一电源开关电路。

Description

半导体装置和半导体装置制造方法

技术领域

本申请内容系关于半导体装置，尤指一种具多个串接的电源开关电路的半导体装置和相关半导体装置制造方法。

背景技术

在整合性单芯片(system-on-chip，SoC)中，可能需要对不同的电路区块(macro)分别做电源管理，一般来说，会以树状方式同时控制多个电源开关电路，以使某个电路区块离开或进入省电模式，然而，随着电路尺寸和耗电的放大，对于电源开关电路的控制需要更加地小心，以避免影响SoC的稳定性。

发明内容

本申请内容某些实施方式提供一种半导体装置，由电源供电，所述半导体装置包括：基板；电路区块，设置于该基板上，该电路区块用来执行特定功能；多个金属层，设置于该基板上方，该多个金属层包括：第一电源网，包括多条金属线沿第一方向由该电路区块的第一侧延伸至第二侧，该第一电源网耦接至该电路区块；以及多个第一电源开关电路，设置于该基板上，该多个第一电源开关电路均包括：控制信号输入端，用来接收控制信号；控制信号输出端，用来输出该控制信号；电源输入端，耦接至该电源；以及电源输出端，耦接至该第一电源网；其中该多个第一电源开关电路分别依据该控制信号选择性地将该电源耦接至该第一电源网，且该多个第一电源开关电路依序排列，其中每一第一电源开关电路的该控制信号输出端耦接至下一第一电源开关电路的该控制信号输入端，使该控制信号依序经过该多个第一电源开关电路。

本申请内容某些实施方式提供一种半导体装置制造方法，包括：导入电路区块的设计信息；依据该设计信息估计多个第一电源开关电路的数量和布局图中的位置，使该多个第一电源开关电路设置于该电路区块的第一侧，并依据该设计信息建立第一电源网，使该多个第一电源开关电路分别依据控制信号选择性地将电源耦接至该第一电源网，且该多个第一电源开关电路依序排列，其中每一第一电源开关电路的控制信号输出端耦接至下一第一电源开关电路的控制信号输入端，使该控制信号依序经过该多个第一电源开关电路；依据该设计信息以及该第一电源网来进行该电路区块的布局以产生布局结果；以及依据该布局结果来制造半导体装置。

本申请的半导体装置和相关半导体装置制造方法能够提升SoC的稳定性。

附图说明

在阅读了下文实施方式以及附随图式时，能够最佳地理解本揭露的多种态样。应注意到，根据本领域的标准作业习惯，图中的各种特征并未依比例绘制。事实上，为了能够清楚地进行描述，可能会刻意地放大或缩小某些特征的尺寸。

图1为本申请的半导体装置的第一实施例的示意图。

图2为本申请的半导体装置的第二实施例的示意图。

图3为图2的电路区块使用习知的电源开关电路的涌入电流的数据结果。

图4为图2的半导体装置的涌入电流的数据结果。

图5为图1的半导体装置的制造方法的实施例的流程图。

图6为图2的半导体装置的制造方法的实施例的流程图。

具体实施方式

图1为本申请的半导体装置的第一实施例的示意图。半导体装置100包括电路区块(macro)102设置于半导体基板(未绘示于图中)上，电路区块102可以是利用特定制程(例如CMOS制程)实现，且能够执行特定功能的半导体电路，在本实施例中，电路区块102为方形，依逆时针方向依序具有第一侧102a、第三侧102c、第二侧102b及第四侧102d，但本申请不以此限。在其他实施例中，电路区块102也可以是非方形的多边形。电路区块102可以位于整合性单芯片(SOC)中，由电源P供电，且该SoC可具有电路区块102以外的电路区块(未绘示于图中)由电源P供电，多个电路区块可分别做电源管理，例如使该SoC中某一电路区块单独地离开或进入省电模式。当突然唤醒该SoC中某一电路区块时，短时间内可能会产生过大的涌入电流(inrush current)，使该SoC中其他的电路区块供电瞬间降低，严重的情况下会产生功能性的错误。以下将以电路区块102为例，说明本申请如何在使电路区块102离开省电模式(即上电)时，降低涌入电流，进而减少对该SoC中其他的电路区块的供电影响。

在本实施例中，半导体装置100包括多个金属层(未绘示于图中)设置于该半导体基板上方，该多个金属层中的最上层(即最远离该半导体基板的金属层)内设置有第一电源网(power mesh)，包括多条金属线104平行地沿X轴方向由电路区块102的第一侧102a延伸至第二侧102b以覆盖电路区块102，该第一电源网经由该多个金属层以及通孔耦接至电路区块102。该多个金属层中的次上层(即第二远离该半导体基板的金属层)内设置有第二电源网，包括多条金属线106平行地沿Y轴方向由电路区块102的第三侧102c延伸至第四侧102d以覆盖电路区块102，该第二电源网经由该多个金属层以及通孔耦接至电路区块102。其中Y轴方向垂直于X轴方向。应可理解的是，在其他实施例中，本发明所属技术领域的通常知识者可依实际需求，将第一电源网的多条金属线104设置以非平行的方式实质上沿第一方向由电路区块102的第一侧102a延伸至第二侧102b，且第二电源网的多条金属线106设置以非平行的方式实质上沿第二方向由电路区块102的第三侧102c延伸至第四侧102d，其中第一方向不同于第二方向。此外，第一电源网、第二电源网可设置在多个金属层中的最上层及次上层以外的其他金属层，可依实际制程需求而调整，本申请不以此限。该第一电源网为主要电源网，该第二电源网为次要电源网，且多条金属线104的线宽大于多条金属线106的线宽，在本实施例中，半导体装置100提供多个第一电源开关电路108a、多个第二电源开关电路108b、多个第三电源开关电路108c以及多个第四电源开关电路108d(以下分别简称多个108a～多个108d)环绕电路区块102设置。具体来说，多个108a(图1中绘示3个，但不以此为限)、多个108b(图1中绘示4个，但不以此为限)、多个108c(图1中绘示3个，但不以此为限)以及多个108d(图1中绘示4个，但不以此为限)设置于该半导体基板上，且多个108a设置于电路区块102的第一侧102a；多个108b设置于电路区块102的第三侧102c；多个108c设置于电路区块102的第二侧102b；多个108d设置于电路区块102的第四侧102d。

多个108a～108d功能和构造实质相同，均具有控制信号输入端ci、控制信号输出端co、电源输入端pi以及电源输出端po。控制信号输入端ci用来接收控制信号SC，控制信号输出端co用来输出控制信号SC，电源输入端pi耦接至电源P，多个108a的电源输出端po耦接至第一电源网的多条金属线104靠近电路区块102的第一侧102a的一端；多个108b的电源输出端po耦接至第二电源网的多条金属线106靠近电路区块102的第三侧102c的一端；多个108c的电源输出端po耦接至第一电源网的多条金属线104靠近电路区块102的第二侧102b的一端；多个108d的电源输出端po耦接至第二电源网的多条金属线106靠近电路区块102的第四侧102d的一端。在某些实施例中，一个电源开关电路可耦接到多条金属线。

多个108a～108d分别依据控制信号SC选择性地将电源P耦接至该第一电源网的多条金属线104或该第二电源网的多条金属线106，以决定是否对电路区块102供电。且多个108a～108d围绕电路区块102并依序排列，且如图1所示，藉由前后电源开关电路的控制信号输出端co和控制信号输入端ci互相串接起来，形成环绕电路区块102的电源开关电路串，且使控制信号SC依序经过多个108a～108d。

在本实施例中，利用控制信号SC转态来将电路区块102从省电模式唤醒时，会依序地从多个108a中的第一个(即图1中控制信号SC第一个进入的108a)开始，一个一个地将所有108a～108d打开，由于控制信号SC需要时间来经过每个电源开关电路，因此不会使所有电源开关电路同时打开，因此可避免瞬间产生过大的涌入电流，如此一来，能够在此过程中让SoC中电路区块102以外的电路区块正常运作于工作电压。

图2为本申请的半导体装置的第二实施例的示意图。和图1的半导体装置100相比，半导体装置200中在每个电源开关电路之间更包括了延迟单元(delay cell)d，具体来说，延迟单元d设置于前一电源开关电路的控制信号输出端co和后一控制信号输入端ci之间，以增加控制信号SC将所有108a～108d打开的总时间，延迟单元d所造成的延迟时间越长，可使每个电源开关电路开启的时间间隔越长，大致上可更进一步降低电路区块102的涌入电流。多个延迟单元d延迟控制信号SC的时间长度可以是相同或不同，在某些实施例中，半导体装置200另包括延迟控制电路(未绘示于图中)，可分别或整体地控制多个延迟单元d延迟控制信号SC的时间长度，以在降低电路区块102的涌入电流和提升电压斜坡上升时间(ramp-up time)之间找到平衡。

图3为电路区块102使用习知的电源开关电路的涌入电流的数据结果；图4为半导体装置200的涌入电流的数据结果。其结果为，使用串接的多个108a～108d，可以在电路区块102从省电模式被唤醒时，有效地将涌入电流从峰值19A降低至7A以下。

图5为本申请半导体装置100的制造方法的实施例的流程图。其中步骤502中，电路区块103的设计信息会被导入，设计信息可以包括网表(netlist)、含有对于设计的限制与布局计划的Synopsys设计限制(synopsys design constraint，SDC)档案以及平面规划等。

接着，在步骤504中，依据该设计信息以及预设或估计的涌入电流(该估计涌入电流为步骤508所得到，将说明于后)和电压斜坡上升时间，来估计多个第一电源开关电路108a、多个第二电源开关电路108b、多个第三电源开关电路108c以及多个第四电源开关电路108d的数量以及在布局图中的位置，具体来说，多个108a～108d会设置于电路区块103的第一侧、第三侧、第二侧及第四侧。此外，还会依据该设计信息建立第一电源网的多条金属线104和第二电源网的多条金属线106，如前所述，多个108a以及多个108c分别依据控制信号SC选择性地将电源P耦接至该第一电源网，多个108b以及多个108d分别依据控制信号SC选择性地将该电源P耦接至该第二电源网，且多个108a～108d依序排列并环绕电路区块103，前后电源开关电路的控制信号输出端co和控制信号输入端ci互相串接起来，使控制信号SC依序经过多个108a～108d。

在配置好多个108a～108d以及该第一电源网和该第二电源网后，在步骤506中，依据该设计信息以及该第一电源网和和该第二电源网来进行电路区块102的布局(placing)以产生布局结果。举例来说，可以使用半导体制造商所提供的半导体标准单元(standardcell)来进行电路区块102的布局。

接着，在步骤508中，估计多个108a～108d分别依据控制信号SC将电源P耦接至该第一电源网和该第二电源网时造成的涌入电流以及电压斜坡上升时间，并在步骤510中，判断该估计的涌入电流是否高于第一预设值；或该估计的电压斜坡上升时间是否高于第二预设值，若是，则回到步骤504，以依据该设计信息以及该估计的涌入电流或电压斜坡上升时间来重新估计多个108a～108d的数量以及在布局图中的位置。若否，则可进入步骤512，依据步骤506产生的该布局结果来制造半导体装置100。此外，于步骤512中，还可进一步依据该布局结果来进行布线(routing)以产生布线结果，再依据该布线结果来制造半导体装置100。

图6为本申请半导体装置200的制造方法的实施例的流程图。和图5的半导体装置100的制造方法流程图相比，半导体装置200的制造方法流程图将步骤504改为步骤604，并在步骤506和508之间增加了步骤607，以实现半导体装置200和半导体装置100的差异处，即延迟单元d。具体来说，步骤604相较于步骤504，另在多个108a～108d的前一电源开关电路的控制信号输出端co和下一电源开关电路的控制信号输入端ci之间设置延迟单元d以延迟控制信号SC。新增的步骤607则包括依据该预设或估计的涌入电流和电压斜坡上升时间，来估计延迟单元d延迟控制信号SC的时间长度。

上文的叙述简要地提出了本申请某些实施例的特征，而使得本申请所属技术领域具有通常知识者能够更全面地理解本申请内容的多种态样。本申请所属技术领域具有通常知识者当可明了，其可轻易地利用本申请内容作为基础，来设计或更动其他制程与结构，以实现与此处该的实施方式相同的目的和/或达到相同的优点。本申请所属技术领域具有通常知识者应当明白，这些均等的实施方式仍属于本申请内容的精神与范围，且其可进行各种变更、替代与更动，而不会悖离本申请内容的精神与范围。

【符号说明】

100 半导体装置

102 电路区块

102a 第一侧

102b 第二侧

102c 第三侧

102d 第四侧

104、106 金属线

108a 第一电源开关电路

108b 第二电源开关电路

108c 第三电源开关电路

108d 第四电源开关电路

SC 控制信号

P 电源

ci 控制信号输入端

co 控制信号输出端

pi 电源输入端

d 延迟单元

200 半导体装置

502～514、604、607 步骤

Claims (10)

1.一种半导体装置，由电源供电，所述半导体装置包括：

基板；

电路区块，设置于所述基板上，所述电路区块用来执行特定功能；

多个金属层，设置于所述基板上方，所述多个金属层包括：

第一电源网，包括多条金属线沿第一方向由所述电路区块的第一侧延伸至第二侧，所述第一电源网耦接至所述电路区块；以及

多个第一电源开关电路，设置于所述基板上，所述多个第一电源开关电路均包括：

控制信号输入端，用来接收控制信号；

控制信号输出端，用来输出所述控制信号；

电源输入端，耦接至所述电源；以及

电源输出端，耦接至所述第一电源网；

其中所述多个第一电源开关电路分别依据所述控制信号选择性地将所述电源耦接至所述第一电源网，且所述多个第一电源开关电路依序排列，其中每一第一电源开关电路的所述控制信号输出端耦接至下一第一电源开关电路的所述控制信号输入端，使所述控制信号依序经过所述多个第一电源开关电路。

2.根据权利要求1所述的半导体装置，其中所述多个第一电源开关电路中，每一第一电源开关电路的所述控制信号输出端和下一第一电源开关电路的所述控制信号输入端之间另具有延迟单元用来延迟所述控制信号。

3.根据权利要求1所述的半导体装置，其中所述多个金属层还包括：

第二电源网，包括多条金属线沿第二方向由所述电路区块的第三侧延伸至第四侧，所述第二电源网耦接至所述电路区块，其中所述第二方向不同于所述第一方向。

4.根据权利要求3所述的半导体装置，另包括多个第二电源开关电路设置于所述基板上，所述多个第二电源开关电路均包括：

控制信号输入端，用来接收所述控制信号；

控制信号输出端，用来输出所述控制信号；

电源输入端，耦接至所述电源；以及

电源输出端，耦接至所述第二电源网；

其中所述多个第二电源开关电路分别依据所述控制信号选择性地将所述电源耦接至所述第二电源网，且所述多个第二电源开关电路依序排列，其中每一第二电源开关电路的所述控制信号输出端耦接至下一第二电源开关电路的所述控制信号输入端，使所述控制信号依序经过所述多个第二电源开关电路。

5.根据权利要求4所述的半导体装置，另包括多个第三电源开关电路设置于所述基板上及所述电路区块的所述第二侧，所述多个第三电源开关电路均包括：

控制信号输入端，用来接收所述控制信号；

控制信号输出端，用来输出所述控制信号；

电源输入端，耦接至所述电源；以及

电源输出端，耦接至所述第一电源网；

其中所述多个第三电源开关电路分别依据所述控制信号选择性地将所述电源耦接至所述第一电源网，且所述多个第三电源开关电路依序排列，其中每一第三电源开关电路的所述控制信号输出端耦接至下一第三电源开关电路的所述控制信号输入端，使所述控制信号依序经过所述多个第三电源开关电路。

6.根据权利要求5所述的半导体装置，另包括多个第四电源开关电路设置于所述基板上及所述电路区块的所述第四侧，所述多个第四电源开关电路均包括：

控制信号输入端，用来接收所述控制信号；

控制信号输出端，用来输出所述控制信号；

电源输入端，耦接至所述电源；以及

电源输出端，耦接至所述第二电源网；

其中所述多个第四电源开关电路分别依据所述控制信号选择性地将所述电源耦接至所述第二电源网，且所述多个第四电源开关电路依序排列，其中每一第四电源开关电路的所述控制信号输出端耦接至下一第四电源开关电路的所述控制信号输入端，使所述控制信号依序经过所述多个第四电源开关电路。

7.根据权利要求6所述的半导体装置，其中所述控制信号依序经过所述多个第一电源开关电路、所述多个第二电源开关电路、所述多个第三电源开关电路以及所述多个第四电源开关电路。

8.一种半导体装置制造方法，包括：

导入电路区块的设计信息；

依据所述设计信息估计多个第一电源开关电路的数量和布局图中的位置，使所述多个第一电源开关电路设置于所述电路区块的第一侧，并依据所述设计信息建立第一电源网，使所述多个第一电源开关电路分别依据控制信号选择性地将电源耦接至所述第一电源网，且所述多个第一电源开关电路依序排列，其中每一第一电源开关电路的控制信号输出端耦接至下一第一电源开关电路的控制信号输入端，使所述控制信号依序经过所述多个第一电源开关电路；

依据所述设计信息以及所述第一电源网来进行所述电路区块的布局以产生布局结果；以及

依据所述布局结果来制造半导体装置。

9.根据权利要求8所述的半导体装置制造方法，另包括：

估计所述多个第一电源开关电路分别依据控制信号将电源耦接至所述第一电源网时造成的涌入电流，若所述涌入电流高于第一预设值，则依据所述涌入电流重新估计所述多个第一电源开关电路的数量和位置。

10.根据权利要求9所述的半导体装置制造方法，另包括：

估计所述多个第一电源开关电路分别依据控制信号将电源耦接至所述第一电源网时造成的电压斜坡上升时间，若所述电压斜坡上升时间高于第二预设值，则依据所述电压斜坡上升时间重新估计所述多个第一电源开关电路的数量和位置。

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