JP2008232702A

JP2008232702A - 半導体装置

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Publication number: JP2008232702A
Application number: JP2007070134A
Authority: JP
Inventors: Akira Miyazaki; 陽宮崎; Mamoru Konno; 守今野
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2007-03-19
Filing date: 2007-03-19
Publication date: 2008-10-02
Also published as: US20080231313A1; US7750665B2

Abstract

【課題】出力バッファで発生する信号遅延を精度よく測定することができない問題があった。
【解決手段】本発明にかかる半導体装置は、外部から入力される信号に基づき所定の処理を行う内部回路と、内部回路が出力する信号に基づき出力端子に接続される配線を駆動する出力バッファ１２と、出力バッファ１２内において出力バッファ１２の出力段回路２５にデータ信号を伝達するバッファ内信号配線から分岐して設けられるフィードバック配線（ＦＬ１０〜ＦＬ１３を含む）と、フィードバック配線ＦＬ１１、ＦＬ１３に接続される遅延テスト回路と、を有するものである。
【選択図】図１

Description

本発明は半導体装置に関し、特に半導体装置内の内部回路で発生する信号遅延を測定する遅延テスト回路を有する半導体装置に関する。

近年、半導体装置では、製造プロセスの微細化に伴い半導体装置内で信号遅延が発生し、この信号遅延によって動作不良が発生する問題がある。この信号遅延を測定するために半導体装置内に遅延テスト回路を内蔵して、半導体装置内の信号遅延を測定することが行われている。

さらに、信号遅延は、半導体装置の出力部においても発生する。出力部において発生する信号遅延は、外部出力端子に接続される配線に寄生する抵抗成分や容量成分によって生じるものである。また、微細化された半導体プロセスを用いて製造される半導体装置では、内部回路を耐圧が低く、サイズが小さな素子で構成する。これによって、内部回路は、チップサイズの削減と電源電圧の低電圧化による消費電力の削減とを実現する。一方、出力部は、内部回路よりも耐圧が高く、サイズが大きな素子で構成される。これによって、出力部は、内部回路よりも高い電源電圧による動作が可能となり、外部出力端子に接続される配線に振幅の大きな信号を出力することができる。

このような、半導体装置において、出力部で発生する信号遅延を測定するために出力部に隣接して遅延テスト回路を形成すると、出力部の回路面積が大きくなり、チップサイズが増大する問題があった。そのため、従来例では、内部回路から出力部に信号を出力し、接続される配線に寄生する寄生容量等を予測した擬似的な容量を外部出力端子に接続し、擬似的な容量によって遅延が生じた信号をモニタすることで出力部の信号遅延を測定していた。このような測定の例が特許文献１（従来例）に開示されている。

従来例では、配線容量を模擬したコンデンサを外部出力端子（測定対象の端子）に接続する。そして、出力バッファから外部出力端子を介して出力され、コンデンサによって立ち上がりが遅延した信号を外部出力端子に接続された入力バッファを介して入力する。そして、出力バッファに信号を入力するタイミングと入力バッファから信号が入力されるタイミングとを遅延時間測定回路によって測定することで、出力部における信号遅延を測定する。（特許文献１、段落００５２〜００５９、図１１〜図１３参照）
特開２００５−７８５４７号公報

しかしながら、配線容量によって発生する信号遅延に比べ、出力バッファの回路で発生する信号遅延は非常に小さい。そのため、従来例のように配線容量も含めた系で信号遅延を測定した場合、出力バッファの回路に起因する遅延量が全体の遅延量に隠れてしまう。このようなことから、従来例では、出力バッファの回路によって遅延が発生する遅延を正確に測定することができない問題がある。

本発明にかかる半導体装置は、外部から入力される信号に基づき所定の処理を行う内部回路と、前記内部回路が出力する信号に基づき出力端子に接続される配線を駆動する出力バッファと、前記出力バッファ内において前記出力バッファの出力段回路にデータ信号を伝達するバッファ内信号配線から分岐して設けられるフィードバック配線と、前記フィードバック配線に接続される遅延テスト回路と、を有するものである

本発明にかかる半導体装置は、上記構成によって、出力バッファ内を伝達する信号をモニタすることが可能である。つまり、本発明にかかる半導体装置によれば、外部出力端子に接続される配線の寄生容量等に影響されることなく、出力バッファ内における信号遅延を正確に測定することが可能である。

本発明にかかる半導体装置は、出力バッファにおける可観測性を向上させることで、高い信頼性の確保を実現する。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。実施の形態１にかかる半導体装置１における出力バッファ１２及びその周辺回路の回路図を図１に示す。図１では、周辺回路として、遅延テスト回路１０、論理回路１１、レベルシフト回路１３、１４を示したが、半導体装置１は図示しない回路も有している。

なお、遅延テスト回路１０及び論理回路１１は、電源電圧が内部電源電圧ＶＩＩであって、出力バッファ１２及びレベルシフト回路１３、１４は、電源電圧が内部電源電圧よりも高い出力部電源電圧ＶＩＯである。また、遅延テスト回路１０及び論理回路１１は、低耐圧素子で構成されており、半導体装置が形成される領域のうち低耐圧素子形成領域に形成される。出力バッファ１２及びレベルシフト回路１３、１４は、高耐圧素子で構成されており、半導体装置が形成される領域のうち高耐圧素子形成領域に形成される。低耐圧素子は、例えばゲート酸化膜が薄く、トランジスタサイズが小さいシングルオキサイド構造（ＳＯＸ）を有する。高耐圧素子は、例えばゲート酸化膜が低耐圧素子に比べて厚く、トランジスタサイズが大きいマルチオキサイド構造（ＭＯＸ）を有する。

遅延テスト回路１０は、出力バッファ１２をテストするテスト入力信号Ｔｉｎの出力と、テスト入力信号Ｔｉｎに基づき出力バッファ１２が出力するテスト出力信号（図中のＦＢＳｎ及びＦＢＳｐ）の受信とを行う。遅延テスト回路１０は、ＮＯＲ回路２１、第１のフリップフロップ（例えば、フリップフロップＦＦ１）、第２のフリップフロップ（例えば、フリップフロップＦＦ２、ＦＦ３）、テストパルス生成回路２６、セレクタ２７を有している。

ＮＯＲ回路２１は、第１の入力端子にテスト条件設定信号ＳＩＮが入力され、第２の入力端子はＮＯＲ回路２１の出力端子と接続される。ＮＯＲ回路２１の出力端子は、フリップフロップＦＦ１の入力端子Ｄに接続される。フリップフロップＦＦ１は、例えば、Ｄフリップフロップであって、クロック入力端子ＣＫに入力される同期クロック信号ＣＬＫの立ち上がりエッジに応じて入力端子Ｄに入力される論理レベルを保持して、その値を出力端子Ｑからテスト入力信号Ｔｉｎとして出力する。なお、本実施の形態では、同期クロック信号ＣＬＫは、フリップフロップＦＦ１がテスト入力信号を出力するタイミングを指定するラウンチクロックと、フィードバック配線を経由して送信される出力バッファが出力するテスト出力信号をフリップフロップＦＦ２、ＦＦ３が保持するタイミングを指定するキャプチャクロックとを含む。

フリップフロップＦＦ２、ＦＦ３は、例えばＤフリップフロップであって、フィードバック配線ＦＬ１１、ＦＬ１３のそれぞれに対応して設けられる。本実施の形態では、フリップフロップＦＦ２の入力端子Ｄがフィードバック配線ＦＬ１１に接続され、フリップフロップＦＦ３の入力端子Ｄがフィードバック配線ＦＬ１３に接続されている。また、フリップフロップＦＦ２、ＦＦ３は、ともに同期クロック信号ＣＬＫに同期して動作する。なお、フリップフロップＦＦ２の入力信号をテスト出力信号ＦＢＳｎと称し、出力信号をテスト結果信号Ｔｏｕｔ＿ｎと称す。また、フリップフロップＦＦ３の入力信号をテスト出力信号ＦＢＳｐと称し、出力信号をテスト結果信号Ｔｏｕｔ＿ｐと称す。

テストパルス生成回路２６は、フリップフロップＦＦ１〜ＦＦ３を動作させるクロック信号を生成する。本実施の形態では、クロック信号として、フリップフロップＦＦ１がテスト入力信号を出力するタイミングを指定するラウンチクロックと、フィードバック配線を経由して送信される出力バッファが出力するテスト出力信号をフリップフロップＦＦ２、ＦＦ３が保持するタイミングを指定するキャプチャクロックとを生成する。つまり、テストパルス生成回路２６は、２つのパルスを所定のタイミングで出力できれば良く、例えば、特開２００６−３８７４３に開示されるパルス発生回路などを使用できる。

また、セレクタ２７は、選択信号ＳＥＬの値に基づき、テストパルス生成回路２６が出力する信号と、外部から入力される外部クロックとを選択して出力する。つまり、フリップフロップＦＦ１〜ＦＦ３に供給されるクロック信号は、選択信号ＳＥＬの値に基づき設定される。なお、フリップフロップＦＦ１〜ＦＦ３は、同じクロック信号に同期して動作できればよい。

論理回路１１は、例えば組み合わせ回路であって、テスト入力信号Ｔｉｎをデコードして出力バッファ１２に出力する。レベルシフト回路１３、１４は、フィードバック配線ＦＬ１０、ＦＬ１２を介して伝達される観測点の信号の振幅レベルを変換して、フィードバック配線ＦＬ１１、ＦＬ１３に出力する。本実施の形態では、フィードバック配線を介して伝達されるテスト出力信号ＦＢＳｎ、ＦＢＳｐのハイレベル電圧を出力部電源電圧ＶＩＯから内部電源電圧ＶＩＩに変換する。

出力バッファ１２は、図示しない内部回路が外部から入力される信号に基づき所定の処理を行い生成した信号に基づき外部端子（例えばパッド）に接続された外部配線を駆動する。出力バッファ１２は、レベルシフト回路２２、２３、駆動回路２４、出力段回路２５を有している。出力バッファ１２の内部において、これら回路はバッファ内信号配線にて接続される。レベルシフト回路２２、２３は、論理回路１１より入力される信号のハイレベル電圧を出力部電源電圧ＶＩＯから内部電源電圧ＶＩＩに変換する。また、レベルシフト回路２２、２３は、論理回路１１より入力される信号を駆動回路２４に伝達する。

駆動回路２４は、非反転バッファ３１、ＮＡＮＤ回路３２、反転バッファ３３、ＯＲ回路３４を有している。非反転バッファ３１は、入力信号の論理値をそのまま出力する。ＮＡＮＤ回路３２は、第１の入力端子と第２の入力端子とに入力される信号の論理積を演算して、その演算結果の反転論理を出力する。反転バッファ３３は、入力信号の論理値を反転して出力する。ＯＲ回路は、第１の入力端子と第２の入力端子とに入力される信号の論理和を演算して、その演算結果を出力する。

非反転バッファ３１は、レベルシフト回路２２の出力が入力される。非反転バッファ３１の出力は、ＮＡＮＤ回路３２の第１の入力端子とＯＲ回路の第１の入力端子に接続される。ＮＡＮＤ回路３２の第２の入力端子は、レベルシフト回路２３の出力に接続される。反転バッファ３３は、レベルシフト回路２３の出力が入力される。反転バッファ３３の出力は、ＯＲ回路３４の第２の入力端子に接続される。

出力段回路２５は、ＰＭＯＳトランジスタＭＰとＮＭＯＳトランジスタＭＮとが電源端子と接地端子との間に直列接続される回路である。ＰＭＯＳトランジスタＭＰのドレインとＮＭＯＳトランジスタＭＮのドレインとの間の接点は、出力バッファ１２の出力端子となっており、パッドに接続される。また、ＰＭＯＳトランジスタＭＰのゲートは、ＮＡＮＤ回路３２の出力に接続されており、ＮＭＯＳトランジスタＭＮのゲートは、ＯＲ回路３４の出力に接続されている。

なお、フィードバック配線ＦＬ１０は、ＮＡＮＤ回路３２とＰＭＯＳトランジスタＭＰとを接続するバッファ内信号配線から分岐して設けられる。フィードバック配線ＦＬ１２は、ＯＲ回路３４とＮＭＯＳトランジスタＭＮとを接続するバッファ内信号配線から分岐して設けられる。また、本実施の形態では、レベルシフト回路１３の入力側と出力側とでフィードバック配線の符号をＦＬ１０とＦＬ１１としたが、これらフィードバック配線は伝達される信号レベルが異なるのみであって実質的に同じものである。さらに、レベルシフト回路１４の入力側と出力側とでフィードバック配線の符号をＦＬ１２とＦＬ１３としたが、これらフィードバック配線も伝達される信号レベルが異なるのみであって実質的に同じものである。

次に、半導体チップにおける出力バッファ１２及びその周辺回路の配置について説明する。図２に半導体チップ上において各回路が配置される領域の概略図を示す。図２に示すように、半導体チップの外周に沿って出力バッファ１２及びレベルシフト回路１３、１４が形成されるＩ／Ｏインタフェース配置領域が形成される。Ｉ／Ｏインタフェース配置領域には、高耐圧素子（図中ではＭＯＸと示す）が形成される。

また、Ｉ／Ｏインタフェース領域の内側には、低耐圧素子（図中ではＳＯＸと示す）が形成される領域が配置される。低耐圧素子形成領域は、テスト回路配置領域と内部回路配置領域とに分けられている。テスト回路配置領域は、遅延テスト回路１０が形成される領域である。テスト回路配置領域は、低耐圧素子形成領域の外周側であって、Ｉ／Ｏインタフェース領域に接する領域に形成される。内部回路配置領域は、論理回路１１及び図示していないその他の内部回路が形成される領域である。内部回路配置領域は、テスト回路配置領域の内側に形成される。

図３に図１に示す各回路の詳細な配置例を示す。図３では、図面上側（パッドが配置される側）を半導体チップの外周方向とする。図３に示すように、Ｉ／Ｏインタフェース配置領域が半導体チップの外周側に配置され、その内周側にテスト回路配置領域と内部回路配置領域が形成される。Ｉ／Ｏインタフェース配置領域には、パッド、出力段回路、駆動回路、レベルシフト回路が形成される。パッドは、半導体チップの最外周に配置される。出力段回路、駆動回路、レベルシフト回路は、高耐圧素子形成領域に配置される。そして、半導体チップの外周側から出力段回路、駆動回路、レベルシフト回路の順に配置される。遅延テスト回路と内部回路は低耐圧素子形成領域に配置される。

上記半導体装置における遅延テストの手順について説明する。図４に遅延テスト時に遅延テスト回路１０が出力するテスト結果信号及び出力バッファ１２から得られるテスト出力信号のタイミングチャートを示す。図４では、出力バッファの遅延テストの動作のみを示し、その前のテスト信号の設定（シフトイン期間）及びその後のテスト結果の出力（シフトアウト期間）についての図示は省略した。

図４に示すように、遅延テストは、テスト入力信号Ｔｉｎを出力バッファ１２に与えるラウンチクロックと、出力バッファから得られるテスト出力信号ＦＢＳｎ、ＦＢＳｐを遅延テスト回路１０に取り込むキャプチャクロックと、を遅延テスト回路１０に与えることで行われる。タイミングＴ１でラウンチクロックの立ち上がりが遅延テスト回路１０に与えられるとフリップフロップＦＦ１にテスト入力信号Ｔｉｎの値が取り込まれる。これによって、テスト入力信号Ｔｉｎが立ち上がる。

次に、テスト入力信号Ｔｉｎの変化に応じて出力バッファ１２が動作する。これによって、出力バッファ１２のバッファ内信号配線の論理レベルが遅延を持って変化する。そして、バッファ内信号配線から分岐したフィードバック配線を介してこの信号の変化が伝達される。本実施の形態では、ＰＭＯＳトランジスタＭＰのゲートに接続されるバッファ内信号配線から分岐したフィードバック配線を介してテスト出力信号ＦＢＳｐの値が伝達され、ＮＭＯＳトランジスタＭＮのゲートに接続されるバッファ内信号配線から分岐したフィードバック配線を介してテスト出力信号ＦＢＳｎの値が伝達される。なお、テスト出力信号ＦＢＳｐ及びテスト出力信号ＦＢＳｎは、テスト入力信号Ｔｉｎの変化からそれぞれ遅延時間Ｄｅｌａｙ＿ｐ、Ｄｅｌａｙ＿ｎを有して変化する。

続いて、タイミングＴ２で、キャプチャクロックが立ち上がり、テスト出力信号ＦＢＳｎ、ＦＢＳｐは、それぞれフリップフロップＦＦ２、ＦＦ３に取り込まれる。この取り込み動作の後で、フリップフロップＦＦ２、ＦＦ３に取り込んだ値を読み出すことで、テスト結果を判断することができる。このとき、ラウンチクロックとキャプチャクロックの立ち上がりの時間差を遅延時間の許容範囲を規定した規格値とする。これによって、読み出したテスト結果が所望の値と異なる場合、規格値の範囲内で信号が伝達されず、遅延故障が発生していると判断することが可能である。なお、本実施の形態で測定可能な遅延時間は、論理回路１１、レベルシフト回路２２、２３、駆動回路２４、レベルシフト回路１３、１４を介して得られる時間である。

内部回路と出力バッファとが異なる種類の素子で形成されていた場合に、出力バッファ内の信号遅延を従来例では観測できなかった。また、従来では、出力バッファの遅延時間を測定する場合、外部端子に接続される配線容量に起因する信号遅延の影響が大きく、精度の高い出力バッファの信号遅延を測定できなかった。しかしながら、本実施の形態にかかる半導体装置１は、バッファ内信号配線から分岐させたフィードバック配線を有しているため、外部出力端子に接続される配線の規制容量等の影響なくして、出力バッファ内で発生する信号遅延を精度よく測定することが可能である。また、フィードバック配線の分岐点は、バッファ内信号配線上の任意に設定することが可能である。このことから、出力バッファの信号遅延の測定をより細かくすることが可能である。

このように、従来例ではではできなかった出力バッファの詳細な遅延時間を測定することで、本実施の形態にかかる半導体装置は、従来例のものよりも高い信頼性を実現することが可能である。また、本実施の形態にかかる半導体装置は、出力バッファ内において高い観測性を有することからも高い信頼性を実現可能である。

また、本実施の形態においては、遅延テスト回路を低耐圧素子形成領域に設けることで、遅延テスト回路をサイズの小さなトランジスタで構成する。そのため、遅延テスト回路によるチップサイズの増大はほとんどなく、チップサイズを増大させることがない。

その他の変形例
その他の変形例にかかる半導体装置２の回路図を図５に示す。図５に示すように、半導体装置２は、半導体装置１に対して入力バッファ４０及び入力バッファ４０に付随するレベルシフト回路４１を追加したものである。つまり、半導体装置２は、半導体装置１の出力バッファを双方向バッファとしたものである。このような場合においても出力バッファ１２内のバッファ内信号配線からフィードバック配線を分岐させて出力バッファ１２の可観測性を高めることが可能である。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、駆動回路２４は上記実施の形態の構成に限られず、出力段回路に応じて適宜変更することが可能である。

実施の形態１にかかる半導体装置の回路図である。実施の形態１における半導体チップの概略図である。実施の形態１にかかる半導体装置の半導体チップ上での配置を示す概略図である。実施の形態１にかかる半導体装置における遅延テスト時に遅延テスト回路１０が出力するテスト結果信号及び出力バッファ１２から得られるテスト出力信号のタイミングチャートである。実施の形態１のその他の変形例にかかる半導体装置の回路図である。

符号の説明

１、２半導体装置
１０遅延テスト回路
１１論理回路
１２出力バッファ
１３、１４、２２、２３レベルシフト回路
２１ＮＯＲ回路
２４駆動回路
２５出力段回路
２６テストパスル生成回路
３１非反転バッファ
３２ＮＡＮＤ回路
３３反転バッファ
３４ＯＲ回路
４０入力バッファ
４１レベルシフト回路
ＣＬＫ同期クロック信号
ＦＢＳｎ、ＦＢＳｐテスト出力信号
ＦＬ１０〜ＦＬ１３フィードバック配線
ＦＦ１〜ＦＦ３フリップフロップ
ＭＮＮＭＯＳトランジスタ
ＭＰＰＭＯＳトランジスタ
ＳＩＮテスト条件設定信号
Ｔｉｎテスト入力信号
Ｔｏｕｔ＿ｎ、Ｔｏｕｔ＿ｐテスト結果信号
ＶＩＩ内部電源電圧
ＶＩＯ出力部電源電圧

Claims

外部から入力される信号に基づき所定の処理を行う内部回路と、
前記内部回路が出力する信号に基づき出力端子に接続される配線を駆動する出力バッファと、
前記出力バッファ内において前記出力バッファの出力段回路にデータ信号を伝達するバッファ内信号配線から分岐して設けられるフィードバック配線と、
前記フィードバック配線に接続される遅延テスト回路と、
を有する半導体装置。
前記遅延テスト回路は、前記出力バッファにテスト入力信号を与える第１のフリップフロップと、前記フィードバック配線を経由して前記出力バッファが出力するテスト出力信号を受信する第２のフリップフロップとを有し、前記第１、第２のフリップフロップは、同じクロック信号に同期して動作する請求項１に記載の半導体装置。
前記クロック信号は、前記テスト入力信号の出力タイミングを指定するラウンチクロックと、前記テスト出力信号の記憶タイミングを指定するキャプチャクロックとを含む請求項２に記載の半導体装置。
前記半導体装置は、前記ラウンチクロックと前記キャプチャクロックとを所定のタイミングで出力するテストパルス生成回路を有する請求項３に記載の半導体装置。
前記半導体装置は、選択信号に応じて前記テストパルス生成回路が出力するクロック信号と外部から入力されるクロック信号とを選択して、前記第１、第２のフリップフロップに供給するセレクタを有する請求項４に記載の半導体装置。
前記出力バッファは、高耐圧素子よって構成され、前記内部回路及び前記遅延テスト回路は、前記高耐圧素子よりも耐圧の低い低耐圧素子によって構成される請求項１乃至５のいずれか１項に記載の半導体装置。
前記出力バッファは、前記高耐圧素子を形成する高耐圧素子形成領域に形成され、前記内部回路は、前記低耐圧素子を形成する低耐圧素子形成領域に形成される請求項６に記載の半導体装置。
前記フィードバック配線は、前記バッファ内信号配線のうち前記出力バッファの出力段回路に接続されるバッファ内信号配線から分岐して設けられる請求項１乃至７のいずれか１項に記載の半導体装置。