JPWO2007097053A1 - 半導体集積回路とその検査方法 - Google Patents

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Abstract

第１チップ（１１Ａ）上でＣＭＯＳ出力回路（１５Ａ，１６Ａ）に接続された内部接続用出力パッド（１４Ａ）と、第２チップ（１１Ｂ）上でＣＭＯＳ入力回路（１５Ｂ，１６Ｂ）に接続された内部接続用入力パッド（１４Ｂ）とがチップ間ボンディングワイヤ（１７）にて電気的に接続される。リーク抵抗（４０）の有無を検査するため、テスト回路（３０）がＣＭＯＳ出力回路（１５Ａ，１６Ａ）を介して内部接続用出力パッド（１４Ａ）の高インピーダンス出力状態、高レベル出力状態及び低レベル出力状態を制御する。電源からグランドに至る経路に流れる電流を高インピーダンス出力状態で測定した値と、高レベル出力状態で測定した値との差分をとれば、トランジスタリーク電流が相殺されて正確な微小リーク電流を検出できる。

Description

本発明は、複数チップを同一パッケージに封止した構成を持つ半導体集積回路において、封止後に外部に出てこないチップ間内部接続パッドでのリーク電流測定を高精度で実施する技術に関するものである。
近年、ＭＣＰ（multichip in package）やＭＣＭ（multichip in module）と呼ばれる複数チップを同一パッケージに封止した構成を持つ半導体集積回路が製造されるようになってきた。各チップ上に設けられたボンディングパッドと外部端子とがボンディングワイヤにて接続されるだけでなく、チップ間にもワイヤボンディングが施される。
チップに静電気が帯電した状態でワイヤボンディングを行うと、帯電した電荷が放電することにより、パッド付近の回路にダメージを与えることがある。回路のダメージが大きい場合は論理的に動作しなくなるため、通常行われているファンクションテストにおいて不良品を検出することが可能であるが、回路ダメージが軽微な場合は論理的に正常動作してしまうため、ファンクションテストでの不良品の検出が困難となる。しかも、外部端子に接続されたボンディングパッドと違って、チップ間内部接続のためのボンディングパッドの付近に生じた回路ダメージは検出が困難である。
ある従来技術によれば、チップ間内部接続パッドのワイヤボンディングに際して回路ダメージが生じたか否かを調べるために、一方のチップ上の入力パッドを当該チップの内部回路から切り離したうえで、他方のチップ上の出力パッドを高（Ｈ）レベル出力状態又は低（Ｌ）レベル出力状態に設定し、その状態での静止電源電流（ＩＤＤＳ）を測定することで、これらの内部接続パッドにおける微小リーク電流の発生を検出する（特許文献１参照）。
特開２００２−１３１４００号公報
近年の半導体集積回路では、製造プロセスの微細化に伴い、トランジスタの閾値電圧を引き下げる必要があり、ＩＤＤＳが増加する傾向にある。ＩＤＤＳが増大した場合、パッド近辺での回路ダメージによる微小リーク電流がＩＤＤＳより小さくなってしまう可能性があり、ＩＤＤＳの測定では正確な不良品判定ができなくなる。
また、内部接続パッドでのリーク電流をＩＤＤＳで検出しようとした場合、同一パッケージに封止するチップのいずれにもテスト回路を設けることが必要となる。そのため、例えば、従来チップと新規開発チップとを同一パッケージに封止して、回路基板上に実装する部品点数を削減しようとしたときには、従来チップにテスト回路を組み込む修正を加える必要が生じる。
本発明の目的は、テスト回路の増大を招くことなくチップ間ワイヤボンディングに起因したリーク電流を容易かつ正確に検出することができる半導体集積回路を、その検査方法とともに提供することにある。
上記課題を解決するため、本発明は、第１チップと第２チップとを備えた半導体集積回路において、第２チップは、内部接続用入力パッドと、この内部接続用入力パッドに接続されたＣＭＯＳ入力回路とを有し、第１チップは、ボンディングワイヤにより前記内部接続用入力パッドに電気的に接続された内部接続用出力パッドと、この内部接続用出力パッドに接続されたＣＭＯＳ出力回路と、このＣＭＯＳ出力回路を介して前記内部接続用出力パッドの高インピーダンス（Ｈｉ−Ｚ）出力状態、高（Ｈ）レベル出力状態及び低（Ｌ）レベル出力状態を制御するテスト回路とを有することとしたものである。
この半導体集積回路の検査に際しては、内部接続用出力パッドをＨｉ−Ｚ出力状態に制御した状態で電源からグランドに至る経路に流れる第１の電流を測定し、内部接続用出力パッドをＨレベル出力状態に制御した状態で電源からグランドに至る経路に流れる第２の電流を測定し、内部接続用出力パッドをＬレベル出力状態に制御した状態で電源からグランドに至る経路に流れる第３の電流を測定する。チップ間ワイヤボンディングに起因したリークがグランド側に生じている場合には第２の電流が、電源側にリークが生じている場合には第３の電流がそれぞれ微小リーク電流を含む。また、第１、第２及び第３の電流はいずれもトランジスタリーク電流を含む。したがって、第１の電流と第２の電流との差分をとり、かつ第１の電流と第３の電流との差分をとれば、トランジスタリーク電流が相殺されて正確な微小リーク電流が検出される。この微小リーク電流の大きさに基づいて、欠陥の有無が判定される。
本発明によれば、出力パッドのＨｉ−Ｚ／Ｈレベル／Ｌレベルの各出力状態における電流測定の結果に基づいてチップ間ワイヤボンディングに起因した微小リーク電流のみが正確に検出でき、トランジスタの閾値電圧の引き下げによるＩＤＤＳの増大に起因した検査精度の劣化を阻止することができる。しかも、第１チップ上でＣＭＯＳ出力回路を介して出力パッドの状態を制御することとしたので、テスト回路の構成が簡略化される。
図１は、本発明に係る半導体集積回路の構成例を示す回路図である。 図２は、図１中のテスト回路の詳細構成例を示す回路図である。 図３は、図２のテスト回路の動作説明図である。 図４は、本発明に係る半導体集積回路の他の構成例を示す回路図である。 図５は、図４中の複数パッド出力の変形例を示す回路図である。 図６は、図５の半導体集積回路を実現するためのテスト回路中の分周回路の構成を示す回路図である。 図７は、図５の半導体集積回路を実現するためのテスト回路中の出力レベル制御信号生成回路の構成を示す回路図である。 図８は、図５の半導体集積回路を実現するためのテスト回路中のパッド出力制御信号生成回路の構成を示す回路図である。 図９は、図６〜図８の構成を持つテスト回路の動作を示すタイミングチャートである。 図１０は、本発明に係る半導体集積回路の更に他の構成例を示す回路図である。
符号の説明
１０ 半導体集積回路
１１Ａ 第１チップ
１１Ｂ 第２チップ
１２Ａ，１２Ｂ 電源パッド
１３Ａ，１３Ｂ グランドパッド
１４Ａ，１４Ｂ 内部接続パッド
１４Ａ１〜１４Ａｎ 内部接続パッド（出力パッド）
１４Ｂ１〜１４Ｂｎ 内部接続パッド（入力パッド）
１５Ａ，１５Ｂ ＰチャネルＭＯＳトランジスタ
１６Ａ，１６Ｂ ＮチャネルＭＯＳトランジスタ
１７ チップ間ボンディングワイヤ
１７１〜１７ｎ チップ間ボンディングワイヤ
２１Ａ，２１Ｂ ボンディングワイヤ
２２，２２Ａ，２２Ｂ 外部端子（電源端子）
２３Ａ，２３Ｂ 電流計
２４Ａ，２４Ｂ ボンディングワイヤ
２５，２５Ａ，２５Ｂ 外部端子（グランド端子）
２６Ａ，２６Ｂ 電流計
３０ テスト回路
３１，３２，３３ テストパッド
４０，４１，４２ リーク抵抗
５１Ａ，５１Ｂ トライステートバッファ
５２Ａ，５２Ｂ 入力バッファ
２００ 分周回路
２５０ 出力レベル制御信号生成回路
３００ パッド出力制御信号生成回路
Ｃ１ 出力インピーダンス制御信号
Ｃ２ 出力レベル制御信号
Ｃ２１〜Ｃ２４ 出力レベル制御信号
ＣＫ クロック信号
ＩＮ 内部入力信号
ＯＵＴ 内部出力信号
ＯＵＴＣＡ，ＯＵＴＣＢ バッファ出力制御信号
ＯＵＴＰ，ＯＵＴＮ パッド出力制御信号
ＯＵＴＰ１〜ＯＵＴＰ４ パッド出力制御信号
ＯＵＴＮ１〜ＯＵＴＮ４ パッド出力制御信号
ＰＡＤ パッド出力
ＰＡＤ１〜ＰＡＤｎ パッド出力
ＴＥ テストイネーブル信号
ＶＤＤＡ，ＶＤＤＢ 電源
ＶＳＳＡ，ＶＳＳＢ グランド
以下、図面を参照しながら本発明の実施形態を詳細に説明する。
図１は、本発明に係る半導体集積回路の構成例を示している。図１の半導体集積回路１０は、第１チップ１１Ａと第２チップ１１Ｂとを内蔵したものである。
第１チップ１１Ａは、電源パッド１２Ａと、グランドパッド１３Ａと、内部接続用出力パッド１４Ａと、ＰチャネルＭＯＳトランジスタ１５Ａと、ＮチャネルＭＯＳトランジスタ１６Ａとを持つ。ＰチャネルＭＯＳトランジスタ１５Ａのソース及びドレインは、電源パッド１２Ａ及び内部接続用出力パッド１４Ａにそれぞれ接続されている。ＮチャネルＭＯＳトランジスタ１６Ａのソース及びドレインは、グランドパッド１３Ａ及び内部接続用出力パッド１４Ａにそれぞれ接続されている。
第２チップ１１Ｂは、電源パッド１２Ｂと、グランドパッド１３Ｂと、内部接続用入力パッド１４Ｂと、ＰチャネルＭＯＳトランジスタ１５Ｂと、ＮチャネルＭＯＳトランジスタ１６Ｂとを持つ。ＰチャネルＭＯＳトランジスタ１５Ｂのゲート及びソースは、内部接続用入力パッド１４Ｂ及び電源パッド１２Ｂにそれぞれ接続されている。ＮチャネルＭＯＳトランジスタ１６Ｂのゲート及びソースは、内部接続用入力パッド１４Ｂ及びグランドパッド１３Ｂにそれぞれ接続されている。
第１チップ１１Ａ上の内部接続用出力パッド１４Ａは、チップ間ボンディングワイヤ１７を介して第２チップ１１Ｂ上の内部接続用入力パッド１４Ｂに電気的に接続されている。第１チップ１１Ａ上のＰチャネルＭＯＳトランジスタ１５Ａ及びＮチャネルＭＯＳトランジスタ１６Ａは、内部接続用入力パッド１４Ｂに接続されたＣＭＯＳ出力回路を構成する。第２チップ１１Ｂ上のＰチャネルＭＯＳトランジスタ１５Ｂ及びＮチャネルＭＯＳトランジスタ１６Ｂは、内部接続用入力パッド１４Ｂに接続されたＣＭＯＳ入力回路を構成し、第２チップ１１Ｂの内部回路（図示せず）へ内部入力信号ＩＮを供給するように各々のドレインが互いに接続されている。
第１チップ１１Ａは、ＣＭＯＳ出力回路１５Ａ，１６Ａを介して内部接続用出力パッド１４ＡのＨｉ−Ｚ出力状態、Ｈレベル出力状態及びＬレベル出力状態を制御するテスト回路３０と、テストパッド３１，３１，３３とを更に持つ。このテスト回路３０は、第１チップ１１Ａの内部回路（図示せず）から内部出力信号ＯＵＴを受け取るとともに、外部からテストパッド３１，３１，３３を介してテストイネーブル信号ＴＥ、出力インピーダンス制御信号Ｃ１及び出力レベル制御信号Ｃ２を受け取り、ＰチャネルＭＯＳトランジスタ１５Ａ及びＮチャネルＭＯＳトランジスタ１６Ａの各々のゲートへパッド出力制御信号ＯＵＴＰ及びＯＵＴＮを供給する。
図１の半導体集積回路１０は、第１、第２、第３及び第４の外部端子２２Ａ，２２Ｂ，２５Ａ，２５Ｂを更に持つ。第１の外部端子２２Ａは第１チップ１１Ａの電源端子であり、第１チップ１１Ａ上の電源パッド１２Ａとボンディングワイヤ２１Ａを介して接続されている。第２の外部端子２２Ｂは第２チップ１１Ｂの電源端子であり、第２チップ１１Ｂ上の電源パッド１２Ｂとボンディングワイヤ２１Ｂを介して接続されている。第３の外部端子２５Ａは第１チップ１１Ａのグランド端子であり、第１チップ１１Ａ上のグランドパッド１３Ａとボンディングワイヤ２４Ａを介して接続されている。第４の外部端子２５Ｂは第２チップ１１Ｂのグランド端子であり、第２チップ１１Ｂ上のグランドパッド１３Ｂとボンディングワイヤ２４Ｂを介して接続されている。
図１の半導体集積回路１０の検査時には、第１の外部端子２２Ａが第１の電流計２３Ａを介して電源ＶＤＤＡに、第２の外部端子２２Ｂが第２の電流計２３Ｂを介して電源ＶＤＤＢに、第３の外部端子２５Ａが第３の電流計２６Ａを介してグランドＶＳＳＡに、第４の外部端子２５Ｂが第４の電流計２６Ｂを介してグランドＶＳＳＢにそれぞれ接続される。テストパッド３１，３１，３３へのＴＥ、Ｃ１及びＣ２の供給は、これらのパッドにプローブの針を当てて行う。ただし、外部端子数の制約が許す限り、パッケージ封止後に検査を実施できるように、テストパッド３１，３１，３３を各々の外部端子へボンディングワイヤにて接続しておいてもよい。
図１では、両チップ１１Ａ，１１Ｂ間のワイヤボンディングに際して、第１チップ１１Ａ上で内部接続用出力パッド１４Ａとグランドパッド１３Ａとの間にリーク抵抗４０が生じたものとしている。図１中の「ＰＡＤ」は、この内部接続用出力パッド１４Ａにおけるパッド出力（電圧）を表している。
図２は、図１中のテスト回路３０の詳細構成例を示している。図２のテスト回路３０は、５個のＡＮＤゲート１０１，１０２，１０３，１０４，１０５と、３個のＯＲゲート１０６，１０７，１０８と、２個のインバータ１０９，１１０とで構成されている。また、ＴＥの信号線はプルダウン抵抗１１１を介してグランドに接続されている。
図３は、図２のテスト回路３０の動作を示している。図１の半導体集積回路１０の通常動作時には、プルダウン抵抗１１１によりＴＥ＝“Ｌ”に設定される。このとき、パッド出力ＰＡＤのレベルは、Ｃ１及びＣ２によらず、ＯＵＴのみにより“Ｈ”又は“Ｌ”に制御される。つまり、第１チップ１１Ａ上のＰチャネルＭＯＳトランジスタ１５Ａ及びＮチャネルＭＯＳトランジスタ１６ＡがＣＭＯＳインバータとして動作する。図１の半導体集積回路１０の検査時には、ＴＥ＝“Ｈ”に設定される。ＴＥ＝“Ｈ”かつＣ１＝“Ｈ”に設定すれば、Ｃ２及びＯＵＴによらず、パッド出力ＰＡＤがＨｉ−Ｚ状態となる。また、ＴＥ＝“Ｈ”かつＣ１＝“Ｌ”に設定すれば、パッド出力ＰＡＤのレベルは、ＯＵＴによらず、Ｃ２のみにより“Ｈ”又は“Ｌ”に制御される。
図１に戻って、リーク抵抗４０の有無を検査する方法を説明する。まず、テスト回路３０により内部接続用出力パッド１４ＡをＨｉ−Ｚ出力状態に制御した状態で、第１〜第４の電流計２３Ａ，２３Ｂ，２６Ａ，２６Ｂにて第１の電流測定を実施する。このとき、ＯＵＴＰ＝“Ｈ”かつＯＵＴＮ＝“Ｌ”であるから、第１チップ１１Ａ上のＰチャネルＭＯＳトランジスタ１５Ａ及びＮチャネルＭＯＳトランジスタ１６Ａがいずれもオフ状態である。第２チップ１１Ｂ上のＰチャネルＭＯＳトランジスタ１５Ｂ及びＮチャネルＭＯＳトランジスタ１６Ｂは、リーク抵抗４０の有無にかかわらず、いずれか一方が必ずオフ状態である。また、リーク抵抗４０があっても、このリーク抵抗４０を通して電流が流れることはない。したがって、第１〜第４の電流計２３Ａ，２３Ｂ，２６Ａ，２６Ｂのいずれでも、トランジスタリーク電流のみが測定される。
次に、テスト回路３０により内部接続用出力パッド１４ＡをＨレベル出力状態に制御した状態で、第１〜第４の電流計２３Ａ，２３Ｂ，２６Ａ，２６Ｂにて第２の電流測定を実施する。このとき、ＯＵＴＰ＝“Ｌ”かつＯＵＴＮ＝“Ｌ”であるから、第１チップ１１Ａ上で、ＰチャネルＭＯＳトランジスタ１５Ａがオン状態になり、ＮチャネルＭＯＳトランジスタ１６Ａがオフ状態になる。第２チップ１１Ｂ上では、ＰチャネルＭＯＳトランジスタ１５Ｂ及びＮチャネルＭＯＳトランジスタ１６Ｂのいずれか一方が必ずオフ状態である。したがって、図示のリーク抵抗４０が存在しない場合には第１〜第４の電流計２３Ａ，２３Ｂ，２６Ａ，２６Ｂのいずれでもトランジスタリーク電流のみが測定されるが、図示のように第１チップ１１Ａ上で内部接続用出力パッド１４Ａとグランドパッド１３Ａとの間にリーク抵抗４０が存在する場合には、このリーク抵抗４０に微小リーク電流が流れるので、第１の電流計２３Ａ及び第３の電流計２６Ａにてトランジスタリーク電流に重畳した微小リーク電流が測定される。ここで、第１の電流計２３Ａ又は第３の電流計２６Ａでの第１の電流測定の結果と第２の電流測定の結果との差分をとれば、トランジスタリーク電流が相殺されて正確な微小リーク電流が検出される結果、リーク抵抗４０の存在が判明する。
同様に、第２チップ１１Ｂ上で内部接続用入力パッド１４Ｂとグランドパッド１３Ｂとの間にリーク抵抗が存在する場合には、第１の電流計２３Ａ又は第４の電流計２６Ｂでの第１の電流測定の結果と第２の電流測定の結果との差分をとれば、トランジスタリーク電流が相殺されて正確な微小リーク電流が検出される結果、当該リーク抵抗の存在が判明する。
第１チップ１１Ａ上で内部接続用出力パッド１４Ａと電源パッド１２Ａとの間にリーク抵抗が存在する場合には、テスト回路３０により内部接続用出力パッド１４ＡをＬレベル出力状態に制御した状態で第１〜第４の電流計２３Ａ，２３Ｂ，２６Ａ，２６Ｂにて第３の電流測定を実施し、第１の電流計２３Ａ又は第３の電流計２６Ａでの第１の電流測定の結果と第３の電流測定の結果との差分をとれば、トランジスタリーク電流が相殺されて正確な微小リーク電流が検出される結果、当該リーク抵抗の存在が判明する。同様に、第２チップ１１Ｂ上で内部接続用入力パッド１４Ｂと電源パッド１２Ｂとの間にリーク抵抗が存在する場合には、第２の電流計２３Ｂ又は第３の電流計２６Ａでの第１の電流測定の結果と第３の電流測定の結果との差分をとれば、トランジスタリーク電流が相殺されて正確な微小リーク電流が検出される結果、当該リーク抵抗の存在が判明する。
以上のとおり、図１の半導体集積回路１０では、内部接続用出力パッド１４ＡのＨｉ−Ｚ／Ｈレベル／Ｌレベルの各出力状態における電流測定の結果に基づいてチップ間ワイヤボンディングに起因した微小リーク電流のみが正確に検出でき、トランジスタの閾値電圧の引き下げによるＩＤＤＳの増大に起因した検査精度の劣化を阻止することができる。
なお、第１及び第２の外部端子２２Ａ，２２Ｂが単一の外部端子に統合されている場合には、当該単一の外部端子に電流計を接続し、単一の電源から流れ込む電流を当該電流計で測定すればよい。また、第３及び第４の外部端子２５Ａ，２５Ｂが単一の外部端子に統合されている場合には、当該単一の外部端子に電流計を接続し、単一のグランドへ流れ出す電流を当該電流計で測定すればよい。
第１チップ１１Ａが複数の内部接続用出力パッドを、第２チップ１１Ｂが複数の内部接続用入力パッドをそれぞれ有し、第１チップ１１Ａと第２チップ１１Ｂとが複数のボンディングワイヤにより電気的に接続される場合には、前述のテスト回路３０から出力されるパッド出力制御信号ＯＵＴＰ及びＯＵＴＮを各内部接続用出力パッドに接続されたＣＭＯＳ出力回路へ分配すれば、複数のＣＭＯＳ出力回路を介して複数の内部接続用出力パッドの各々の高インピーダンス出力状態、高レベル出力状態及び低レベル出力状態を制御することができるので、上記と同様にチップ間ワイヤボンディングに起因した微小リーク電流のみを正確に検出できる。ただし、全パッド出力が同相であるため、ボンディングワイヤ間のリーク電流は検出できない。
図４は、本発明に係る半導体集積回路１０の他の構成例を示している。図４によれば、ｎを２以上の整数とするとき、第１チップ１１Ａがｎ個の内部接続用出力パッド１４Ａ１〜１４Ａｎを、第２チップ１１Ｂがｎ個の内部接続用入力パッド１４Ｂ１〜１４Ｂｎをそれぞれ有し、第１チップ１１Ａと第２チップ１１Ｂとがｎ個のボンディングワイヤ１７１〜１７ｎにより電気的に接続されている。第１の外部端子２２は第１チップ１１Ａ及び第２チップ１１Ｂに共通の電源端子であり、第２の外部端子２５は第１チップ１１Ａ及び第２チップ１１Ｂに共通のグランド端子である。図４中の４１及び４２は、ボンディングワイヤ間に生じたリーク抵抗を表している。なお、図面の簡略化のため、内部接続用出力パッド１４Ａ１〜１４Ａｎの各々に接続されるＣＭＯＳ出力回路と、内部接続用入力パッド１４Ｂ１〜１４Ｂｎの各々に接続されるＣＭＯＳ入力回路との図示を省略している。また、ＣＭＯＳ出力回路を介して内部接続用出力パッド１４Ａ１〜１４Ａｎの状態を制御するテスト回路も図示を省略している。
図４によれば、ｎ個のパッド出力ＰＡＤ１〜ＰＡＤｎのＨレベル出力状態とＬレベル出力状態とが隣接パッドで交互になるように、テスト回路が制御する。これにより、ボンディングワイヤ間のリーク抵抗４１，４２の存在を知ることができる。ただし、どのボンディングワイヤでのリークなのかは、判別できない。
図５は、図４中のｎ個のパッド出力ＰＡＤ１〜ＰＡＤｎの変形例を示している。図５によれば、ｎ個のパッド出力ＰＡＤ１〜ＰＡＤｎのうちの特定パッド出力（例えば、ＰＡＤ２）のみが他のパッド出力に対して逆相出力状態（例えば、Ｌレベル出力状態）になるように、テスト回路が制御する。これにより、ボンディングワイヤ間に存在するリーク抵抗４１の位置まで知ることができる。
次に、ボンディングワイヤ間のリーク抵抗の検出容易化が達成されるように、ｎ個のパッド出力ＰＡＤ１〜ＰＡＤｎの中でＬレベル出力状態になるパッド出力を順に切り替える機能を有するテスト回路について説明する。
図６、図７及び図８は、このような機能を有するテスト回路の構成例を、ｎ＝４の場合について示している。図６は分周回路２００の構成を、図７は出力レベル制御信号生成回路２５０の構成を、図８はパッド出力制御信号生成回路３００の構成をそれぞれ示す回路図である。
図６の分周回路２００は、クロック信号ＣＫを分周するように３個のＤフリップフロップ２０１，２０２，２０３で構成され、５つの信号Ｄ０，Ｄ１，Ｄ１Ｂ，Ｄ２，Ｄ２Ｂを出力レベル制御信号生成回路２５０へ供給する。
図７の出力レベル制御信号生成回路２５０は、前述のＣ２に対応するパッド毎の出力レベル制御信号Ｃ２１，Ｃ２２，Ｃ２３，Ｃ２４を生成するように、４個のＮＯＲゲート２５１，２５２，２５３，２５４と、４個のＡＮＤゲート２５５，２５６，２５７，２５８とで構成される。
図８のパッド出力制御信号生成回路３００は、パッド出力制御信号ＯＵＴＰ１，ＯＵＴＮ１，ＯＵＴＰ２，ＯＵＴＮ２，ＯＵＴＰ３，ＯＵＴＮ３，ＯＵＴＰ４，ＯＵＴＮ４を生成するように、各々図２のテスト回路３０と同様の構成を有するパッド毎の単位回路３０１，３０２，３０３，３０４と、１個のインバータ１０９とで構成される。単位回路３０１，３０２，３０３，３０４は、各々内部出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，ＯＵＴ４を内部回路（図示せず）から受け取り、かつ共通の出力インピーダンス制御信号Ｃ１を受け取る。なお、図８では信号線ＴＥのプルダウン抵抗の図示を省略している。
図９は、図６〜図８の構成を持つテスト回路の動作を示している。図９によれば、４個のパッド出力ＰＡＤ１〜ＰＡＤ４の中でＬレベル出力状態になるパッド出力が順に切り替えられることが判る。
図１０は、本発明に係る半導体集積回路１０の更に他の構成例を示している。図１０によれば、第１チップ１１Ａがトライステートバッファ５１Ａと入力バッファ５２Ａと内部接続パッド１４Ａとを、第２チップ１１Ｂがトライステートバッファ５１Ｂと入力バッファ５２Ｂと内部接続パッド１４Ｂとをそれぞれ有する。第１チップ１１Ａにおいて、トライステートバッファ５１Ａの出力と入力バッファ５２Ａの入力とが内部接続パッド１４Ａに接続されている。同様に、第２チップ１１Ｂにおいて、トライステートバッファ５１Ｂの出力と入力バッファ５２Ｂの入力とが内部接続パッド１４Ｂに接続されている。そして、第１チップ１１Ａ上の内部接続パッド１４Ａがチップ間ボンディングワイヤ１７を介して第２チップ１１Ｂ上の内部接続パッド１４Ｂに電気的に接続されている。４個のバッファ５１Ａ，５２Ａ，５１Ｂ，５２ＢはいずれもＣＭＯＳ構成であり、ＯＵＴＣＡ及びＯＵＴＣＢは、各々トライステートバッファ５１Ａ，５１Ｂの出力をＨｉ−Ｚ出力状態に制御するためのバッファ出力制御信号である。
図１０によれば、第１チップ１１Ａ上のトライステートバッファ５１Ａから第２チップ１１Ｂ上の入力バッファ５２Ｂへの信号伝送と、第２チップ１１Ｂ上のトライステートバッファ５１Ｂから第１チップ１１Ａ上の入力バッファ５２Ａへの信号伝送とが実施可能である。つまり、両チップ１１Ａ，１１Ｂ間の双方向通信が可能になっている。第１チップ１１Ａ上の内部接続パッド１４Ａが出力パッドとして機能するときには第２チップ１１Ｂ上の内部接続パッド１４Ｂが入力パッドとして機能し、第２チップ１１Ｂ上の内部接続パッド１４Ｂが出力パッドとして機能するときには第１チップ１１Ａ上の内部接続パッド１４Ａが入力パッドとして機能する。
チップ間ワイヤボンディングの検査のため、図１０中の第１チップ１１Ａは内部接続パッド１４ＡのＨｉ−Ｚ出力状態、Ｈレベル出力状態及びＬレベル出力状態を制御するテスト回路（図示せず）を備えている。しかも、このテスト回路の動作中は、第２チップ１１Ｂ上のトライステートバッファ５１Ｂの出力がＨｉ−Ｚ出力状態に制御されるようになっている。したがって、図１の場合と同様に、内部接続パッド１４ＡのＨｉ−Ｚ／Ｈレベル／Ｌレベルの各出力状態における電流測定の結果に基づいてチップ間ワイヤボンディングに起因した微小リーク電流のみが正確に検出できる。
なお、３個以上のチップを内蔵した半導体集積回路にも本発明が適用可能であることは、言うまでもない。
以上説明してきたとおり、本発明に係る半導体集積回路は、テスト回路の増大を招くことなくチップ間ワイヤボンディングに起因したリーク電流を容易かつ正確に検出することができるので、複数チップを同一パッケージに封止した構成を持つＬＳＩ等として有用である。
本発明は、複数チップを同一パッケージに封止した構成を持つ半導体集積回路において、封止後に外部に出てこないチップ間内部接続パッドでのリーク電流測定を高精度で実施する技術に関するものである。
近年、ＭＣＰ（multichip in package）やＭＣＭ（multichip in module）と呼ばれる複数チップを同一パッケージに封止した構成を持つ半導体集積回路が製造されるようになってきた。各チップ上に設けられたボンディングパッドと外部端子とがボンディングワイヤにて接続されるだけでなく、チップ間にもワイヤボンディングが施される。
チップに静電気が帯電した状態でワイヤボンディングを行うと、帯電した電荷が放電することにより、パッド付近の回路にダメージを与えることがある。回路のダメージが大きい場合は論理的に動作しなくなるため、通常行われているファンクションテストにおいて不良品を検出することが可能であるが、回路ダメージが軽微な場合は論理的に正常動作してしまうため、ファンクションテストでの不良品の検出が困難となる。しかも、外部端子に接続されたボンディングパッドと違って、チップ間内部接続のためのボンディングパッドの付近に生じた回路ダメージは検出が困難である。
ある従来技術によれば、チップ間内部接続パッドのワイヤボンディングに際して回路ダメージが生じたか否かを調べるために、一方のチップ上の入力パッドを当該チップの内部回路から切り離したうえで、他方のチップ上の出力パッドを高（Ｈ）レベル出力状態又は低（Ｌ）レベル出力状態に設定し、その状態での静止電源電流（ＩＤＤＳ）を測定することで、これらの内部接続パッドにおける微小リーク電流の発生を検出する（特許文献１参照）。
特開２００２−１３１４００号公報
近年の半導体集積回路では、製造プロセスの微細化に伴い、トランジスタの閾値電圧を引き下げる必要があり、ＩＤＤＳが増加する傾向にある。ＩＤＤＳが増大した場合、パッド近辺での回路ダメージによる微小リーク電流がＩＤＤＳより小さくなってしまう可能性があり、ＩＤＤＳの測定では正確な不良品判定ができなくなる。
また、内部接続パッドでのリーク電流をＩＤＤＳで検出しようとした場合、同一パッケージに封止するチップのいずれにもテスト回路を設けることが必要となる。そのため、例えば、従来チップと新規開発チップとを同一パッケージに封止して、回路基板上に実装する部品点数を削減しようとしたときには、従来チップにテスト回路を組み込む修正を加える必要が生じる。
本発明の目的は、テスト回路の増大を招くことなくチップ間ワイヤボンディングに起因したリーク電流を容易かつ正確に検出することができる半導体集積回路を、その検査方法とともに提供することにある。
上記課題を解決するため、本発明は、第１チップと第２チップとを備えた半導体集積回路において、第２チップは、内部接続用入力パッドと、この内部接続用入力パッドに接続されたＣＭＯＳ入力回路とを有し、第１チップは、ボンディングワイヤにより前記内部接続用入力パッドに電気的に接続された内部接続用出力パッドと、この内部接続用出力パッドに接続されたＣＭＯＳ出力回路と、このＣＭＯＳ出力回路を介して前記内部接続用出力パッドの高インピーダンス（Ｈｉ−Ｚ）出力状態、高（Ｈ）レベル出力状態及び低（Ｌ）レベル出力状態を制御するテスト回路とを有することとしたものである。
この半導体集積回路の検査に際しては、内部接続用出力パッドをＨｉ−Ｚ出力状態に制御した状態で電源からグランドに至る経路に流れる第１の電流を測定し、内部接続用出力パッドをＨレベル出力状態に制御した状態で電源からグランドに至る経路に流れる第２の電流を測定し、内部接続用出力パッドをＬレベル出力状態に制御した状態で電源からグランドに至る経路に流れる第３の電流を測定する。チップ間ワイヤボンディングに起因したリークがグランド側に生じている場合には第２の電流が、電源側にリークが生じている場合には第３の電流がそれぞれ微小リーク電流を含む。また、第１、第２及び第３の電流はいずれもトランジスタリーク電流を含む。したがって、第１の電流と第２の電流との差分をとり、かつ第１の電流と第３の電流との差分をとれば、トランジスタリーク電流が相殺されて正確な微小リーク電流が検出される。この微小リーク電流の大きさに基づいて、欠陥の有無が判定される。
本発明によれば、出力パッドのＨｉ−Ｚ／Ｈレベル／Ｌレベルの各出力状態における電流測定の結果に基づいてチップ間ワイヤボンディングに起因した微小リーク電流のみが正確に検出でき、トランジスタの閾値電圧の引き下げによるＩＤＤＳの増大に起因した検査精度の劣化を阻止することができる。しかも、第１チップ上でＣＭＯＳ出力回路を介して出力パッドの状態を制御することとしたので、テスト回路の構成が簡略化される。
以下、図面を参照しながら本発明の実施形態を詳細に説明する。
図１は、本発明に係る半導体集積回路の構成例を示している。図１の半導体集積回路１０は、第１チップ１１Ａと第２チップ１１Ｂとを内蔵したものである。
第１チップ１１Ａは、電源パッド１２Ａと、グランドパッド１３Ａと、内部接続用出力パッド１４Ａと、ＰチャネルＭＯＳトランジスタ１５Ａと、ＮチャネルＭＯＳトランジスタ１６Ａとを持つ。ＰチャネルＭＯＳトランジスタ１５Ａのソース及びドレインは、電源パッド１２Ａ及び内部接続用出力パッド１４Ａにそれぞれ接続されている。ＮチャネルＭＯＳトランジスタ１６Ａのソース及びドレインは、グランドパッド１３Ａ及び内部接続用出力パッド１４Ａにそれぞれ接続されている。
第２チップ１１Ｂは、電源パッド１２Ｂと、グランドパッド１３Ｂと、内部接続用入力パッド１４Ｂと、ＰチャネルＭＯＳトランジスタ１５Ｂと、ＮチャネルＭＯＳトランジスタ１６Ｂとを持つ。ＰチャネルＭＯＳトランジスタ１５Ｂのゲート及びソースは、内部接続用入力パッド１４Ｂ及び電源パッド１２Ｂにそれぞれ接続されている。ＮチャネルＭＯＳトランジスタ１６Ｂのゲート及びソースは、内部接続用入力パッド１４Ｂ及びグランドパッド１３Ｂにそれぞれ接続されている。
第１チップ１１Ａ上の内部接続用出力パッド１４Ａは、チップ間ボンディングワイヤ１７を介して第２チップ１１Ｂ上の内部接続用入力パッド１４Ｂに電気的に接続されている。第１チップ１１Ａ上のＰチャネルＭＯＳトランジスタ１５Ａ及びＮチャネルＭＯＳトランジスタ１６Ａは、内部接続用入力パッド１４Ｂに接続されたＣＭＯＳ出力回路を構成する。第２チップ１１Ｂ上のＰチャネルＭＯＳトランジスタ１５Ｂ及びＮチャネルＭＯＳトランジスタ１６Ｂは、内部接続用入力パッド１４Ｂに接続されたＣＭＯＳ入力回路を構成し、第２チップ１１Ｂの内部回路（図示せず）へ内部入力信号ＩＮを供給するように各々のドレインが互いに接続されている。
第１チップ１１Ａは、ＣＭＯＳ出力回路１５Ａ，１６Ａを介して内部接続用出力パッド１４ＡのＨｉ−Ｚ出力状態、Ｈレベル出力状態及びＬレベル出力状態を制御するテスト回路３０と、テストパッド３１，３１，３３とを更に持つ。このテスト回路３０は、第１チップ１１Ａの内部回路（図示せず）から内部出力信号ＯＵＴを受け取るとともに、外部からテストパッド３１，３１，３３を介してテストイネーブル信号ＴＥ、出力インピーダンス制御信号Ｃ１及び出力レベル制御信号Ｃ２を受け取り、ＰチャネルＭＯＳトランジスタ１５Ａ及びＮチャネルＭＯＳトランジスタ１６Ａの各々のゲートへパッド出力制御信号ＯＵＴＰ及びＯＵＴＮを供給する。
図１の半導体集積回路１０は、第１、第２、第３及び第４の外部端子２２Ａ，２２Ｂ，２５Ａ，２５Ｂを更に持つ。第１の外部端子２２Ａは第１チップ１１Ａの電源端子であり、第１チップ１１Ａ上の電源パッド１２Ａとボンディングワイヤ２１Ａを介して接続されている。第２の外部端子２２Ｂは第２チップ１１Ｂの電源端子であり、第２チップ１１Ｂ上の電源パッド１２Ｂとボンディングワイヤ２１Ｂを介して接続されている。第３の外部端子２５Ａは第１チップ１１Ａのグランド端子であり、第１チップ１１Ａ上のグランドパッド１３Ａとボンディングワイヤ２４Ａを介して接続されている。第４の外部端子２５Ｂは第２チップ１１Ｂのグランド端子であり、第２チップ１１Ｂ上のグランドパッド１３Ｂとボンディングワイヤ２４Ｂを介して接続されている。
図１の半導体集積回路１０の検査時には、第１の外部端子２２Ａが第１の電流計２３Ａを介して電源ＶＤＤＡに、第２の外部端子２２Ｂが第２の電流計２３Ｂを介して電源ＶＤＤＢに、第３の外部端子２５Ａが第３の電流計２６Ａを介してグランドＶＳＳＡに、第４の外部端子２５Ｂが第４の電流計２６Ｂを介してグランドＶＳＳＢにそれぞれ接続される。テストパッド３１，３１，３３へのＴＥ、Ｃ１及びＣ２の供給は、これらのパッドにプローブの針を当てて行う。ただし、外部端子数の制約が許す限り、パッケージ封止後に検査を実施できるように、テストパッド３１，３１，３３を各々の外部端子へボンディングワイヤにて接続しておいてもよい。
図１では、両チップ１１Ａ，１１Ｂ間のワイヤボンディングに際して、第１チップ１１Ａ上で内部接続用出力パッド１４Ａとグランドパッド１３Ａとの間にリーク抵抗４０が生じたものとしている。図１中の「ＰＡＤ」は、この内部接続用出力パッド１４Ａにおけるパッド出力（電圧）を表している。
図２は、図１中のテスト回路３０の詳細構成例を示している。図２のテスト回路３０は、５個のＡＮＤゲート１０１，１０２，１０３，１０４，１０５と、３個のＯＲゲート１０６，１０７，１０８と、２個のインバータ１０９，１１０とで構成されている。また、ＴＥの信号線はプルダウン抵抗１１１を介してグランドに接続されている。
図３は、図２のテスト回路３０の動作を示している。図１の半導体集積回路１０の通常動作時には、プルダウン抵抗１１１によりＴＥ＝“Ｌ”に設定される。このとき、パッド出力ＰＡＤのレベルは、Ｃ１及びＣ２によらず、ＯＵＴのみにより“Ｈ”又は“Ｌ”に制御される。つまり、第１チップ１１Ａ上のＰチャネルＭＯＳトランジスタ１５Ａ及びＮチャネルＭＯＳトランジスタ１６ＡがＣＭＯＳインバータとして動作する。図１の半導体集積回路１０の検査時には、ＴＥ＝“Ｈ”に設定される。ＴＥ＝“Ｈ”かつＣ１＝“Ｈ”に設定すれば、Ｃ２及びＯＵＴによらず、パッド出力ＰＡＤがＨｉ−Ｚ状態となる。また、ＴＥ＝“Ｈ”かつＣ１＝“Ｌ”に設定すれば、パッド出力ＰＡＤのレベルは、ＯＵＴによらず、Ｃ２のみにより“Ｈ”又は“Ｌ”に制御される。
図１に戻って、リーク抵抗４０の有無を検査する方法を説明する。まず、テスト回路３０により内部接続用出力パッド１４ＡをＨｉ−Ｚ出力状態に制御した状態で、第１〜第４の電流計２３Ａ，２３Ｂ，２６Ａ，２６Ｂにて第１の電流測定を実施する。このとき、ＯＵＴＰ＝“Ｈ”かつＯＵＴＮ＝“Ｌ”であるから、第１チップ１１Ａ上のＰチャネルＭＯＳトランジスタ１５Ａ及びＮチャネルＭＯＳトランジスタ１６Ａがいずれもオフ状態である。第２チップ１１Ｂ上のＰチャネルＭＯＳトランジスタ１５Ｂ及びＮチャネルＭＯＳトランジスタ１６Ｂは、リーク抵抗４０の有無にかかわらず、いずれか一方が必ずオフ状態である。また、リーク抵抗４０があっても、このリーク抵抗４０を通して電流が流れることはない。したがって、第１〜第４の電流計２３Ａ，２３Ｂ，２６Ａ，２６Ｂのいずれでも、トランジスタリーク電流のみが測定される。
次に、テスト回路３０により内部接続用出力パッド１４ＡをＨレベル出力状態に制御した状態で、第１〜第４の電流計２３Ａ，２３Ｂ，２６Ａ，２６Ｂにて第２の電流測定を実施する。このとき、ＯＵＴＰ＝“Ｌ”かつＯＵＴＮ＝“Ｌ”であるから、第１チップ１１Ａ上で、ＰチャネルＭＯＳトランジスタ１５Ａがオン状態になり、ＮチャネルＭＯＳトランジスタ１６Ａがオフ状態になる。第２チップ１１Ｂ上では、ＰチャネルＭＯＳトランジスタ１５Ｂ及びＮチャネルＭＯＳトランジスタ１６Ｂのいずれか一方が必ずオフ状態である。したがって、図示のリーク抵抗４０が存在しない場合には第１〜第４の電流計２３Ａ，２３Ｂ，２６Ａ，２６Ｂのいずれでもトランジスタリーク電流のみが測定されるが、図示のように第１チップ１１Ａ上で内部接続用出力パッド１４Ａとグランドパッド１３Ａとの間にリーク抵抗４０が存在する場合には、このリーク抵抗４０に微小リーク電流が流れるので、第１の電流計２３Ａ及び第３の電流計２６Ａにてトランジスタリーク電流に重畳した微小リーク電流が測定される。ここで、第１の電流計２３Ａ又は第３の電流計２６Ａでの第１の電流測定の結果と第２の電流測定の結果との差分をとれば、トランジスタリーク電流が相殺されて正確な微小リーク電流が検出される結果、リーク抵抗４０の存在が判明する。
同様に、第２チップ１１Ｂ上で内部接続用入力パッド１４Ｂとグランドパッド１３Ｂとの間にリーク抵抗が存在する場合には、第１の電流計２３Ａ又は第４の電流計２６Ｂでの第１の電流測定の結果と第２の電流測定の結果との差分をとれば、トランジスタリーク電流が相殺されて正確な微小リーク電流が検出される結果、当該リーク抵抗の存在が判明する。
第１チップ１１Ａ上で内部接続用出力パッド１４Ａと電源パッド１２Ａとの間にリーク抵抗が存在する場合には、テスト回路３０により内部接続用出力パッド１４ＡをＬレベル出力状態に制御した状態で第１〜第４の電流計２３Ａ，２３Ｂ，２６Ａ，２６Ｂにて第３の電流測定を実施し、第１の電流計２３Ａ又は第３の電流計２６Ａでの第１の電流測定の結果と第３の電流測定の結果との差分をとれば、トランジスタリーク電流が相殺されて正確な微小リーク電流が検出される結果、当該リーク抵抗の存在が判明する。同様に、第２チップ１１Ｂ上で内部接続用入力パッド１４Ｂと電源パッド１２Ｂとの間にリーク抵抗が存在する場合には、第２の電流計２３Ｂ又は第３の電流計２６Ａでの第１の電流測定の結果と第３の電流測定の結果との差分をとれば、トランジスタリーク電流が相殺されて正確な微小リーク電流が検出される結果、当該リーク抵抗の存在が判明する。
以上のとおり、図１の半導体集積回路１０では、内部接続用出力パッド１４ＡのＨｉ−Ｚ／Ｈレベル／Ｌレベルの各出力状態における電流測定の結果に基づいてチップ間ワイヤボンディングに起因した微小リーク電流のみが正確に検出でき、トランジスタの閾値電圧の引き下げによるＩＤＤＳの増大に起因した検査精度の劣化を阻止することができる。
なお、第１及び第２の外部端子２２Ａ，２２Ｂが単一の外部端子に統合されている場合には、当該単一の外部端子に電流計を接続し、単一の電源から流れ込む電流を当該電流計で測定すればよい。また、第３及び第４の外部端子２５Ａ，２５Ｂが単一の外部端子に統合されている場合には、当該単一の外部端子に電流計を接続し、単一のグランドへ流れ出す電流を当該電流計で測定すればよい。
第１チップ１１Ａが複数の内部接続用出力パッドを、第２チップ１１Ｂが複数の内部接続用入力パッドをそれぞれ有し、第１チップ１１Ａと第２チップ１１Ｂとが複数のボンディングワイヤにより電気的に接続される場合には、前述のテスト回路３０から出力されるパッド出力制御信号ＯＵＴＰ及びＯＵＴＮを各内部接続用出力パッドに接続されたＣＭＯＳ出力回路へ分配すれば、複数のＣＭＯＳ出力回路を介して複数の内部接続用出力パッドの各々の高インピーダンス出力状態、高レベル出力状態及び低レベル出力状態を制御することができるので、上記と同様にチップ間ワイヤボンディングに起因した微小リーク電流のみを正確に検出できる。ただし、全パッド出力が同相であるため、ボンディングワイヤ間のリーク電流は検出できない。
図４は、本発明に係る半導体集積回路１０の他の構成例を示している。図４によれば、ｎを２以上の整数とするとき、第１チップ１１Ａがｎ個の内部接続用出力パッド１４Ａ１〜１４Ａｎを、第２チップ１１Ｂがｎ個の内部接続用入力パッド１４Ｂ１〜１４Ｂｎをそれぞれ有し、第１チップ１１Ａと第２チップ１１Ｂとがｎ個のボンディングワイヤ１７１〜１７ｎにより電気的に接続されている。第１の外部端子２２は第１チップ１１Ａ及び第２チップ１１Ｂに共通の電源端子であり、第２の外部端子２５は第１チップ１１Ａ及び第２チップ１１Ｂに共通のグランド端子である。図４中の４１及び４２は、ボンディングワイヤ間に生じたリーク抵抗を表している。なお、図面の簡略化のため、内部接続用出力パッド１４Ａ１〜１４Ａｎの各々に接続されるＣＭＯＳ出力回路と、内部接続用入力パッド１４Ｂ１〜１４Ｂｎの各々に接続されるＣＭＯＳ入力回路との図示を省略している。また、ＣＭＯＳ出力回路を介して内部接続用出力パッド１４Ａ１〜１４Ａｎの状態を制御するテスト回路も図示を省略している。
図４によれば、ｎ個のパッド出力ＰＡＤ１〜ＰＡＤｎのＨレベル出力状態とＬレベル出力状態とが隣接パッドで交互になるように、テスト回路が制御する。これにより、ボンディングワイヤ間のリーク抵抗４１，４２の存在を知ることができる。ただし、どのボンディングワイヤでのリークなのかは、判別できない。
図５は、図４中のｎ個のパッド出力ＰＡＤ１〜ＰＡＤｎの変形例を示している。図５によれば、ｎ個のパッド出力ＰＡＤ１〜ＰＡＤｎのうちの特定パッド出力（例えば、ＰＡＤ２）のみが他のパッド出力に対して逆相出力状態（例えば、Ｌレベル出力状態）になるように、テスト回路が制御する。これにより、ボンディングワイヤ間に存在するリーク抵抗４１の位置まで知ることができる。
次に、ボンディングワイヤ間のリーク抵抗の検出容易化が達成されるように、ｎ個のパッド出力ＰＡＤ１〜ＰＡＤｎの中でＬレベル出力状態になるパッド出力を順に切り替える機能を有するテスト回路について説明する。
図６、図７及び図８は、このような機能を有するテスト回路の構成例を、ｎ＝４の場合について示している。図６は分周回路２００の構成を、図７は出力レベル制御信号生成回路２５０の構成を、図８はパッド出力制御信号生成回路３００の構成をそれぞれ示す回路図である。
図６の分周回路２００は、クロック信号ＣＫを分周するように３個のＤフリップフロップ２０１，２０２，２０３で構成され、５つの信号Ｄ０，Ｄ１，Ｄ１Ｂ，Ｄ２，Ｄ２Ｂを出力レベル制御信号生成回路２５０へ供給する。
図７の出力レベル制御信号生成回路２５０は、前述のＣ２に対応するパッド毎の出力レベル制御信号Ｃ２１，Ｃ２２，Ｃ２３，Ｃ２４を生成するように、４個のＮＯＲゲート２５１，２５２，２５３，２５４と、４個のＡＮＤゲート２５５，２５６，２５７，２５８とで構成される。
図８のパッド出力制御信号生成回路３００は、パッド出力制御信号ＯＵＴＰ１，ＯＵＴＮ１，ＯＵＴＰ２，ＯＵＴＮ２，ＯＵＴＰ３，ＯＵＴＮ３，ＯＵＴＰ４，ＯＵＴＮ４を生成するように、各々図２のテスト回路３０と同様の構成を有するパッド毎の単位回路３０１，３０２，３０３，３０４と、１個のインバータ１０９とで構成される。単位回路３０１，３０２，３０３，３０４は、各々内部出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，ＯＵＴ４を内部回路（図示せず）から受け取り、かつ共通の出力インピーダンス制御信号Ｃ１を受け取る。なお、図８では信号線ＴＥのプルダウン抵抗の図示を省略している。
図９は、図６〜図８の構成を持つテスト回路の動作を示している。図９によれば、４個のパッド出力ＰＡＤ１〜ＰＡＤ４の中でＬレベル出力状態になるパッド出力が順に切り替えられることが判る。
図１０は、本発明に係る半導体集積回路１０の更に他の構成例を示している。図１０によれば、第１チップ１１Ａがトライステートバッファ５１Ａと入力バッファ５２Ａと内部接続パッド１４Ａとを、第２チップ１１Ｂがトライステートバッファ５１Ｂと入力バッファ５２Ｂと内部接続パッド１４Ｂとをそれぞれ有する。第１チップ１１Ａにおいて、トライステートバッファ５１Ａの出力と入力バッファ５２Ａの入力とが内部接続パッド１４Ａに接続されている。同様に、第２チップ１１Ｂにおいて、トライステートバッファ５１Ｂの出力と入力バッファ５２Ｂの入力とが内部接続パッド１４Ｂに接続されている。そして、第１チップ１１Ａ上の内部接続パッド１４Ａがチップ間ボンディングワイヤ１７を介して第２チップ１１Ｂ上の内部接続パッド１４Ｂに電気的に接続されている。４個のバッファ５１Ａ，５２Ａ，５１Ｂ，５２ＢはいずれもＣＭＯＳ構成であり、ＯＵＴＣＡ及びＯＵＴＣＢは、各々トライステートバッファ５１Ａ，５１Ｂの出力をＨｉ−Ｚ出力状態に制御するためのバッファ出力制御信号である。
図１０によれば、第１チップ１１Ａ上のトライステートバッファ５１Ａから第２チップ１１Ｂ上の入力バッファ５２Ｂへの信号伝送と、第２チップ１１Ｂ上のトライステートバッファ５１Ｂから第１チップ１１Ａ上の入力バッファ５２Ａへの信号伝送とが実施可能である。つまり、両チップ１１Ａ，１１Ｂ間の双方向通信が可能になっている。第１チップ１１Ａ上の内部接続パッド１４Ａが出力パッドとして機能するときには第２チップ１１Ｂ上の内部接続パッド１４Ｂが入力パッドとして機能し、第２チップ１１Ｂ上の内部接続パッド１４Ｂが出力パッドとして機能するときには第１チップ１１Ａ上の内部接続パッド１４Ａが入力パッドとして機能する。
チップ間ワイヤボンディングの検査のため、図１０中の第１チップ１１Ａは内部接続パッド１４ＡのＨｉ−Ｚ出力状態、Ｈレベル出力状態及びＬレベル出力状態を制御するテスト回路（図示せず）を備えている。しかも、このテスト回路の動作中は、第２チップ１１Ｂ上のトライステートバッファ５１Ｂの出力がＨｉ−Ｚ出力状態に制御されるようになっている。したがって、図１の場合と同様に、内部接続パッド１４ＡのＨｉ−Ｚ／Ｈレベル／Ｌレベルの各出力状態における電流測定の結果に基づいてチップ間ワイヤボンディングに起因した微小リーク電流のみが正確に検出できる。
なお、３個以上のチップを内蔵した半導体集積回路にも本発明が適用可能であることは、言うまでもない。
以上説明してきたとおり、本発明に係る半導体集積回路は、テスト回路の増大を招くことなくチップ間ワイヤボンディングに起因したリーク電流を容易かつ正確に検出することができるので、複数チップを同一パッケージに封止した構成を持つＬＳＩ等として有用である。
本発明に係る半導体集積回路の構成例を示す回路図である。 図１中のテスト回路の詳細構成例を示す回路図である。 図２のテスト回路の動作説明図である。 本発明に係る半導体集積回路の他の構成例を示す回路図である。 図４中の複数パッド出力の変形例を示す回路図である。 図５の半導体集積回路を実現するためのテスト回路中の分周回路の構成を示す回路図である。 図５の半導体集積回路を実現するためのテスト回路中の出力レベル制御信号生成回路の構成を示す回路図である。 図５の半導体集積回路を実現するためのテスト回路中のパッド出力制御信号生成回路の構成を示す回路図である。 図６〜図８の構成を持つテスト回路の動作を示すタイミングチャートである。 本発明に係る半導体集積回路の更に他の構成例を示す回路図である。
符号の説明
１０ 半導体集積回路
１１Ａ 第１チップ
１１Ｂ 第２チップ
１２Ａ，１２Ｂ 電源パッド
１３Ａ，１３Ｂ グランドパッド
１４Ａ，１４Ｂ 内部接続パッド
１４Ａ１〜１４Ａｎ 内部接続パッド（出力パッド）
１４Ｂ１〜１４Ｂｎ 内部接続パッド（入力パッド）
１５Ａ，１５Ｂ ＰチャネルＭＯＳトランジスタ
１６Ａ，１６Ｂ ＮチャネルＭＯＳトランジスタ
１７ チップ間ボンディングワイヤ
１７１〜１７ｎ チップ間ボンディングワイヤ
２１Ａ，２１Ｂ ボンディングワイヤ
２２，２２Ａ，２２Ｂ 外部端子（電源端子）
２３Ａ，２３Ｂ 電流計
２４Ａ，２４Ｂ ボンディングワイヤ
２５，２５Ａ，２５Ｂ 外部端子（グランド端子）
２６Ａ，２６Ｂ 電流計
３０ テスト回路
３１，３２，３３ テストパッド
４０，４１，４２ リーク抵抗
５１Ａ，５１Ｂ トライステートバッファ
５２Ａ，５２Ｂ 入力バッファ
２００ 分周回路
２５０ 出力レベル制御信号生成回路
３００ パッド出力制御信号生成回路
Ｃ１ 出力インピーダンス制御信号
Ｃ２ 出力レベル制御信号
Ｃ２１〜Ｃ２４ 出力レベル制御信号
ＣＫ クロック信号
ＩＮ 内部入力信号
ＯＵＴ 内部出力信号
ＯＵＴＣＡ，ＯＵＴＣＢ バッファ出力制御信号
ＯＵＴＰ，ＯＵＴＮ パッド出力制御信号
ＯＵＴＰ１〜ＯＵＴＰ４ パッド出力制御信号
ＯＵＴＮ１〜ＯＵＴＮ４ パッド出力制御信号
ＰＡＤ パッド出力
ＰＡＤ１〜ＰＡＤｎ パッド出力
ＴＥ テストイネーブル信号
ＶＤＤＡ，ＶＤＤＢ 電源
ＶＳＳＡ，ＶＳＳＢ グランド

Claims (7)

  1. 第１チップと第２チップとを備えた半導体集積回路であって、
    前記第２チップは、
    内部接続用入力パッドと、
    前記内部接続用入力パッドに接続されたＣＭＯＳ入力回路とを有し、
    前記第１チップは、
    ボンディングワイヤにより前記内部接続用入力パッドに電気的に接続された内部接続用出力パッドと、
    前記内部接続用出力パッドに接続されたＣＭＯＳ出力回路と、
    前記ＣＭＯＳ出力回路を介して前記内部接続用出力パッドの高インピーダンス出力状態、高レベル出力状態及び低レベル出力状態を制御するテスト回路とを有することを特徴とする半導体集積回路。
  2. 請求項１記載の半導体集積回路において、
    前記内部接続用入力パッドは前記第２チップから前記第１チップへの信号の出力パッドとしても、また前記内部接続用出力パッドは前記第２チップから前記第１チップへの信号の入力パッドとしても用いられることを特徴とする半導体集積回路。
  3. 第１チップと第２チップとを備えた半導体集積回路であって、
    前記第２チップは、
    複数の内部接続用入力パッドと、
    各々前記複数の内部接続用入力パッドに接続された複数のＣＭＯＳ入力回路とを有し、
    前記第１チップは、
    各々ボンディングワイヤにより前記複数の内部接続用入力パッドに電気的に接続された複数の内部接続用出力パッドと、
    各々前記複数の内部接続用出力パッドに接続された複数のＣＭＯＳ出力回路と、
    前記複数のＣＭＯＳ出力回路を介して前記複数の内部接続用出力パッドの各々の高インピーダンス出力状態、高レベル出力状態及び低レベル出力状態を制御するテスト回路とを有することを特徴とする半導体集積回路。
  4. 請求項３記載の半導体集積回路において、
    前記テスト回路は、前記複数の内部接続用出力パッドの高レベル出力状態と低レベル出力状態とが隣接パッドで交互になるように制御する機能を有することを特徴とする半導体集積回路。
  5. 請求項３記載の半導体集積回路において、
    前記テスト回路は、前記複数の内部接続用出力パッドのうちの特定パッドのみが他のパッドに対して逆相出力状態になるように制御する機能を有することを特徴とする半導体集積回路。
  6. 請求項５記載の半導体集積回路において、
    前記テスト回路は、前記複数の内部接続用出力パッドの中で前記逆相出力状態になるパッドを順に切り替える機能を更に有することを特徴とする半導体集積回路。
  7. 内部接続用出力パッドを有する第１チップと、ボンディングワイヤにより前記内部接続用出力パッドに電気的に接続された内部接続用入力パッドを有する第２チップとを備えた半導体集積回路の検査方法であって、
    前記内部接続用出力パッドを高インピーダンス出力状態に制御した状態で電源からグランドに至る経路に流れる第１の電流を測定するステップと、
    前記内部接続用出力パッドを高レベル出力状態に制御した状態で電源からグランドに至る経路に流れる第２の電流を測定するステップと、
    前記内部接続用出力パッドを低レベル出力状態に制御した状態で電源からグランドに至る経路に流れる第３の電流を測定するステップと、
    前記第１の電流と前記第２の電流との差分の大きさと、前記第１の電流と前記第３の電流との差分の大きさとに基づいて欠陥の有無を判定するステップとを備えたことを特徴とする半導体集積回路の検査方法。
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