JPWO2007097053A1 - 半導体集積回路とその検査方法 - Google Patents
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Abstract
第1チップ(11A)上でCMOS出力回路(15A,16A)に接続された内部接続用出力パッド(14A)と、第2チップ(11B)上でCMOS入力回路(15B,16B)に接続された内部接続用入力パッド(14B)とがチップ間ボンディングワイヤ(17)にて電気的に接続される。リーク抵抗(40)の有無を検査するため、テスト回路(30)がCMOS出力回路(15A,16A)を介して内部接続用出力パッド(14A)の高インピーダンス出力状態、高レベル出力状態及び低レベル出力状態を制御する。電源からグランドに至る経路に流れる電流を高インピーダンス出力状態で測定した値と、高レベル出力状態で測定した値との差分をとれば、トランジスタリーク電流が相殺されて正確な微小リーク電流を検出できる。
Description
本発明は、複数チップを同一パッケージに封止した構成を持つ半導体集積回路において、封止後に外部に出てこないチップ間内部接続パッドでのリーク電流測定を高精度で実施する技術に関するものである。
近年、MCP(multichip in package)やMCM(multichip in module)と呼ばれる複数チップを同一パッケージに封止した構成を持つ半導体集積回路が製造されるようになってきた。各チップ上に設けられたボンディングパッドと外部端子とがボンディングワイヤにて接続されるだけでなく、チップ間にもワイヤボンディングが施される。
チップに静電気が帯電した状態でワイヤボンディングを行うと、帯電した電荷が放電することにより、パッド付近の回路にダメージを与えることがある。回路のダメージが大きい場合は論理的に動作しなくなるため、通常行われているファンクションテストにおいて不良品を検出することが可能であるが、回路ダメージが軽微な場合は論理的に正常動作してしまうため、ファンクションテストでの不良品の検出が困難となる。しかも、外部端子に接続されたボンディングパッドと違って、チップ間内部接続のためのボンディングパッドの付近に生じた回路ダメージは検出が困難である。
ある従来技術によれば、チップ間内部接続パッドのワイヤボンディングに際して回路ダメージが生じたか否かを調べるために、一方のチップ上の入力パッドを当該チップの内部回路から切り離したうえで、他方のチップ上の出力パッドを高(H)レベル出力状態又は低(L)レベル出力状態に設定し、その状態での静止電源電流(IDDS)を測定することで、これらの内部接続パッドにおける微小リーク電流の発生を検出する(特許文献1参照)。
特開2002−131400号公報
近年の半導体集積回路では、製造プロセスの微細化に伴い、トランジスタの閾値電圧を引き下げる必要があり、IDDSが増加する傾向にある。IDDSが増大した場合、パッド近辺での回路ダメージによる微小リーク電流がIDDSより小さくなってしまう可能性があり、IDDSの測定では正確な不良品判定ができなくなる。
また、内部接続パッドでのリーク電流をIDDSで検出しようとした場合、同一パッケージに封止するチップのいずれにもテスト回路を設けることが必要となる。そのため、例えば、従来チップと新規開発チップとを同一パッケージに封止して、回路基板上に実装する部品点数を削減しようとしたときには、従来チップにテスト回路を組み込む修正を加える必要が生じる。
本発明の目的は、テスト回路の増大を招くことなくチップ間ワイヤボンディングに起因したリーク電流を容易かつ正確に検出することができる半導体集積回路を、その検査方法とともに提供することにある。
上記課題を解決するため、本発明は、第1チップと第2チップとを備えた半導体集積回路において、第2チップは、内部接続用入力パッドと、この内部接続用入力パッドに接続されたCMOS入力回路とを有し、第1チップは、ボンディングワイヤにより前記内部接続用入力パッドに電気的に接続された内部接続用出力パッドと、この内部接続用出力パッドに接続されたCMOS出力回路と、このCMOS出力回路を介して前記内部接続用出力パッドの高インピーダンス(Hi−Z)出力状態、高(H)レベル出力状態及び低(L)レベル出力状態を制御するテスト回路とを有することとしたものである。
この半導体集積回路の検査に際しては、内部接続用出力パッドをHi−Z出力状態に制御した状態で電源からグランドに至る経路に流れる第1の電流を測定し、内部接続用出力パッドをHレベル出力状態に制御した状態で電源からグランドに至る経路に流れる第2の電流を測定し、内部接続用出力パッドをLレベル出力状態に制御した状態で電源からグランドに至る経路に流れる第3の電流を測定する。チップ間ワイヤボンディングに起因したリークがグランド側に生じている場合には第2の電流が、電源側にリークが生じている場合には第3の電流がそれぞれ微小リーク電流を含む。また、第1、第2及び第3の電流はいずれもトランジスタリーク電流を含む。したがって、第1の電流と第2の電流との差分をとり、かつ第1の電流と第3の電流との差分をとれば、トランジスタリーク電流が相殺されて正確な微小リーク電流が検出される。この微小リーク電流の大きさに基づいて、欠陥の有無が判定される。
本発明によれば、出力パッドのHi−Z/Hレベル/Lレベルの各出力状態における電流測定の結果に基づいてチップ間ワイヤボンディングに起因した微小リーク電流のみが正確に検出でき、トランジスタの閾値電圧の引き下げによるIDDSの増大に起因した検査精度の劣化を阻止することができる。しかも、第1チップ上でCMOS出力回路を介して出力パッドの状態を制御することとしたので、テスト回路の構成が簡略化される。
10 半導体集積回路
11A 第1チップ
11B 第2チップ
12A,12B 電源パッド
13A,13B グランドパッド
14A,14B 内部接続パッド
14A1〜14An 内部接続パッド(出力パッド)
14B1〜14Bn 内部接続パッド(入力パッド)
15A,15B PチャネルMOSトランジスタ
16A,16B NチャネルMOSトランジスタ
17 チップ間ボンディングワイヤ
171〜17n チップ間ボンディングワイヤ
21A,21B ボンディングワイヤ
22,22A,22B 外部端子(電源端子)
23A,23B 電流計
24A,24B ボンディングワイヤ
25,25A,25B 外部端子(グランド端子)
26A,26B 電流計
30 テスト回路
31,32,33 テストパッド
40,41,42 リーク抵抗
51A,51B トライステートバッファ
52A,52B 入力バッファ
200 分周回路
250 出力レベル制御信号生成回路
300 パッド出力制御信号生成回路
C1 出力インピーダンス制御信号
C2 出力レベル制御信号
C21〜C24 出力レベル制御信号
CK クロック信号
IN 内部入力信号
OUT 内部出力信号
OUTCA,OUTCB バッファ出力制御信号
OUTP,OUTN パッド出力制御信号
OUTP1〜OUTP4 パッド出力制御信号
OUTN1〜OUTN4 パッド出力制御信号
PAD パッド出力
PAD1〜PADn パッド出力
TE テストイネーブル信号
VDDA,VDDB 電源
VSSA,VSSB グランド
11A 第1チップ
11B 第2チップ
12A,12B 電源パッド
13A,13B グランドパッド
14A,14B 内部接続パッド
14A1〜14An 内部接続パッド(出力パッド)
14B1〜14Bn 内部接続パッド(入力パッド)
15A,15B PチャネルMOSトランジスタ
16A,16B NチャネルMOSトランジスタ
17 チップ間ボンディングワイヤ
171〜17n チップ間ボンディングワイヤ
21A,21B ボンディングワイヤ
22,22A,22B 外部端子(電源端子)
23A,23B 電流計
24A,24B ボンディングワイヤ
25,25A,25B 外部端子(グランド端子)
26A,26B 電流計
30 テスト回路
31,32,33 テストパッド
40,41,42 リーク抵抗
51A,51B トライステートバッファ
52A,52B 入力バッファ
200 分周回路
250 出力レベル制御信号生成回路
300 パッド出力制御信号生成回路
C1 出力インピーダンス制御信号
C2 出力レベル制御信号
C21〜C24 出力レベル制御信号
CK クロック信号
IN 内部入力信号
OUT 内部出力信号
OUTCA,OUTCB バッファ出力制御信号
OUTP,OUTN パッド出力制御信号
OUTP1〜OUTP4 パッド出力制御信号
OUTN1〜OUTN4 パッド出力制御信号
PAD パッド出力
PAD1〜PADn パッド出力
TE テストイネーブル信号
VDDA,VDDB 電源
VSSA,VSSB グランド
以下、図面を参照しながら本発明の実施形態を詳細に説明する。
図1は、本発明に係る半導体集積回路の構成例を示している。図1の半導体集積回路10は、第1チップ11Aと第2チップ11Bとを内蔵したものである。
第1チップ11Aは、電源パッド12Aと、グランドパッド13Aと、内部接続用出力パッド14Aと、PチャネルMOSトランジスタ15Aと、NチャネルMOSトランジスタ16Aとを持つ。PチャネルMOSトランジスタ15Aのソース及びドレインは、電源パッド12A及び内部接続用出力パッド14Aにそれぞれ接続されている。NチャネルMOSトランジスタ16Aのソース及びドレインは、グランドパッド13A及び内部接続用出力パッド14Aにそれぞれ接続されている。
第2チップ11Bは、電源パッド12Bと、グランドパッド13Bと、内部接続用入力パッド14Bと、PチャネルMOSトランジスタ15Bと、NチャネルMOSトランジスタ16Bとを持つ。PチャネルMOSトランジスタ15Bのゲート及びソースは、内部接続用入力パッド14B及び電源パッド12Bにそれぞれ接続されている。NチャネルMOSトランジスタ16Bのゲート及びソースは、内部接続用入力パッド14B及びグランドパッド13Bにそれぞれ接続されている。
第1チップ11A上の内部接続用出力パッド14Aは、チップ間ボンディングワイヤ17を介して第2チップ11B上の内部接続用入力パッド14Bに電気的に接続されている。第1チップ11A上のPチャネルMOSトランジスタ15A及びNチャネルMOSトランジスタ16Aは、内部接続用入力パッド14Bに接続されたCMOS出力回路を構成する。第2チップ11B上のPチャネルMOSトランジスタ15B及びNチャネルMOSトランジスタ16Bは、内部接続用入力パッド14Bに接続されたCMOS入力回路を構成し、第2チップ11Bの内部回路(図示せず)へ内部入力信号INを供給するように各々のドレインが互いに接続されている。
第1チップ11Aは、CMOS出力回路15A,16Aを介して内部接続用出力パッド14AのHi−Z出力状態、Hレベル出力状態及びLレベル出力状態を制御するテスト回路30と、テストパッド31,31,33とを更に持つ。このテスト回路30は、第1チップ11Aの内部回路(図示せず)から内部出力信号OUTを受け取るとともに、外部からテストパッド31,31,33を介してテストイネーブル信号TE、出力インピーダンス制御信号C1及び出力レベル制御信号C2を受け取り、PチャネルMOSトランジスタ15A及びNチャネルMOSトランジスタ16Aの各々のゲートへパッド出力制御信号OUTP及びOUTNを供給する。
図1の半導体集積回路10は、第1、第2、第3及び第4の外部端子22A,22B,25A,25Bを更に持つ。第1の外部端子22Aは第1チップ11Aの電源端子であり、第1チップ11A上の電源パッド12Aとボンディングワイヤ21Aを介して接続されている。第2の外部端子22Bは第2チップ11Bの電源端子であり、第2チップ11B上の電源パッド12Bとボンディングワイヤ21Bを介して接続されている。第3の外部端子25Aは第1チップ11Aのグランド端子であり、第1チップ11A上のグランドパッド13Aとボンディングワイヤ24Aを介して接続されている。第4の外部端子25Bは第2チップ11Bのグランド端子であり、第2チップ11B上のグランドパッド13Bとボンディングワイヤ24Bを介して接続されている。
図1の半導体集積回路10の検査時には、第1の外部端子22Aが第1の電流計23Aを介して電源VDDAに、第2の外部端子22Bが第2の電流計23Bを介して電源VDDBに、第3の外部端子25Aが第3の電流計26Aを介してグランドVSSAに、第4の外部端子25Bが第4の電流計26Bを介してグランドVSSBにそれぞれ接続される。テストパッド31,31,33へのTE、C1及びC2の供給は、これらのパッドにプローブの針を当てて行う。ただし、外部端子数の制約が許す限り、パッケージ封止後に検査を実施できるように、テストパッド31,31,33を各々の外部端子へボンディングワイヤにて接続しておいてもよい。
図1では、両チップ11A,11B間のワイヤボンディングに際して、第1チップ11A上で内部接続用出力パッド14Aとグランドパッド13Aとの間にリーク抵抗40が生じたものとしている。図1中の「PAD」は、この内部接続用出力パッド14Aにおけるパッド出力(電圧)を表している。
図2は、図1中のテスト回路30の詳細構成例を示している。図2のテスト回路30は、5個のANDゲート101,102,103,104,105と、3個のORゲート106,107,108と、2個のインバータ109,110とで構成されている。また、TEの信号線はプルダウン抵抗111を介してグランドに接続されている。
図3は、図2のテスト回路30の動作を示している。図1の半導体集積回路10の通常動作時には、プルダウン抵抗111によりTE=“L”に設定される。このとき、パッド出力PADのレベルは、C1及びC2によらず、OUTのみにより“H”又は“L”に制御される。つまり、第1チップ11A上のPチャネルMOSトランジスタ15A及びNチャネルMOSトランジスタ16AがCMOSインバータとして動作する。図1の半導体集積回路10の検査時には、TE=“H”に設定される。TE=“H”かつC1=“H”に設定すれば、C2及びOUTによらず、パッド出力PADがHi−Z状態となる。また、TE=“H”かつC1=“L”に設定すれば、パッド出力PADのレベルは、OUTによらず、C2のみにより“H”又は“L”に制御される。
図1に戻って、リーク抵抗40の有無を検査する方法を説明する。まず、テスト回路30により内部接続用出力パッド14AをHi−Z出力状態に制御した状態で、第1〜第4の電流計23A,23B,26A,26Bにて第1の電流測定を実施する。このとき、OUTP=“H”かつOUTN=“L”であるから、第1チップ11A上のPチャネルMOSトランジスタ15A及びNチャネルMOSトランジスタ16Aがいずれもオフ状態である。第2チップ11B上のPチャネルMOSトランジスタ15B及びNチャネルMOSトランジスタ16Bは、リーク抵抗40の有無にかかわらず、いずれか一方が必ずオフ状態である。また、リーク抵抗40があっても、このリーク抵抗40を通して電流が流れることはない。したがって、第1〜第4の電流計23A,23B,26A,26Bのいずれでも、トランジスタリーク電流のみが測定される。
次に、テスト回路30により内部接続用出力パッド14AをHレベル出力状態に制御した状態で、第1〜第4の電流計23A,23B,26A,26Bにて第2の電流測定を実施する。このとき、OUTP=“L”かつOUTN=“L”であるから、第1チップ11A上で、PチャネルMOSトランジスタ15Aがオン状態になり、NチャネルMOSトランジスタ16Aがオフ状態になる。第2チップ11B上では、PチャネルMOSトランジスタ15B及びNチャネルMOSトランジスタ16Bのいずれか一方が必ずオフ状態である。したがって、図示のリーク抵抗40が存在しない場合には第1〜第4の電流計23A,23B,26A,26Bのいずれでもトランジスタリーク電流のみが測定されるが、図示のように第1チップ11A上で内部接続用出力パッド14Aとグランドパッド13Aとの間にリーク抵抗40が存在する場合には、このリーク抵抗40に微小リーク電流が流れるので、第1の電流計23A及び第3の電流計26Aにてトランジスタリーク電流に重畳した微小リーク電流が測定される。ここで、第1の電流計23A又は第3の電流計26Aでの第1の電流測定の結果と第2の電流測定の結果との差分をとれば、トランジスタリーク電流が相殺されて正確な微小リーク電流が検出される結果、リーク抵抗40の存在が判明する。
同様に、第2チップ11B上で内部接続用入力パッド14Bとグランドパッド13Bとの間にリーク抵抗が存在する場合には、第1の電流計23A又は第4の電流計26Bでの第1の電流測定の結果と第2の電流測定の結果との差分をとれば、トランジスタリーク電流が相殺されて正確な微小リーク電流が検出される結果、当該リーク抵抗の存在が判明する。
第1チップ11A上で内部接続用出力パッド14Aと電源パッド12Aとの間にリーク抵抗が存在する場合には、テスト回路30により内部接続用出力パッド14AをLレベル出力状態に制御した状態で第1〜第4の電流計23A,23B,26A,26Bにて第3の電流測定を実施し、第1の電流計23A又は第3の電流計26Aでの第1の電流測定の結果と第3の電流測定の結果との差分をとれば、トランジスタリーク電流が相殺されて正確な微小リーク電流が検出される結果、当該リーク抵抗の存在が判明する。同様に、第2チップ11B上で内部接続用入力パッド14Bと電源パッド12Bとの間にリーク抵抗が存在する場合には、第2の電流計23B又は第3の電流計26Aでの第1の電流測定の結果と第3の電流測定の結果との差分をとれば、トランジスタリーク電流が相殺されて正確な微小リーク電流が検出される結果、当該リーク抵抗の存在が判明する。
以上のとおり、図1の半導体集積回路10では、内部接続用出力パッド14AのHi−Z/Hレベル/Lレベルの各出力状態における電流測定の結果に基づいてチップ間ワイヤボンディングに起因した微小リーク電流のみが正確に検出でき、トランジスタの閾値電圧の引き下げによるIDDSの増大に起因した検査精度の劣化を阻止することができる。
なお、第1及び第2の外部端子22A,22Bが単一の外部端子に統合されている場合には、当該単一の外部端子に電流計を接続し、単一の電源から流れ込む電流を当該電流計で測定すればよい。また、第3及び第4の外部端子25A,25Bが単一の外部端子に統合されている場合には、当該単一の外部端子に電流計を接続し、単一のグランドへ流れ出す電流を当該電流計で測定すればよい。
第1チップ11Aが複数の内部接続用出力パッドを、第2チップ11Bが複数の内部接続用入力パッドをそれぞれ有し、第1チップ11Aと第2チップ11Bとが複数のボンディングワイヤにより電気的に接続される場合には、前述のテスト回路30から出力されるパッド出力制御信号OUTP及びOUTNを各内部接続用出力パッドに接続されたCMOS出力回路へ分配すれば、複数のCMOS出力回路を介して複数の内部接続用出力パッドの各々の高インピーダンス出力状態、高レベル出力状態及び低レベル出力状態を制御することができるので、上記と同様にチップ間ワイヤボンディングに起因した微小リーク電流のみを正確に検出できる。ただし、全パッド出力が同相であるため、ボンディングワイヤ間のリーク電流は検出できない。
図4は、本発明に係る半導体集積回路10の他の構成例を示している。図4によれば、nを2以上の整数とするとき、第1チップ11Aがn個の内部接続用出力パッド14A1〜14Anを、第2チップ11Bがn個の内部接続用入力パッド14B1〜14Bnをそれぞれ有し、第1チップ11Aと第2チップ11Bとがn個のボンディングワイヤ171〜17nにより電気的に接続されている。第1の外部端子22は第1チップ11A及び第2チップ11Bに共通の電源端子であり、第2の外部端子25は第1チップ11A及び第2チップ11Bに共通のグランド端子である。図4中の41及び42は、ボンディングワイヤ間に生じたリーク抵抗を表している。なお、図面の簡略化のため、内部接続用出力パッド14A1〜14Anの各々に接続されるCMOS出力回路と、内部接続用入力パッド14B1〜14Bnの各々に接続されるCMOS入力回路との図示を省略している。また、CMOS出力回路を介して内部接続用出力パッド14A1〜14Anの状態を制御するテスト回路も図示を省略している。
図4によれば、n個のパッド出力PAD1〜PADnのHレベル出力状態とLレベル出力状態とが隣接パッドで交互になるように、テスト回路が制御する。これにより、ボンディングワイヤ間のリーク抵抗41,42の存在を知ることができる。ただし、どのボンディングワイヤでのリークなのかは、判別できない。
図5は、図4中のn個のパッド出力PAD1〜PADnの変形例を示している。図5によれば、n個のパッド出力PAD1〜PADnのうちの特定パッド出力(例えば、PAD2)のみが他のパッド出力に対して逆相出力状態(例えば、Lレベル出力状態)になるように、テスト回路が制御する。これにより、ボンディングワイヤ間に存在するリーク抵抗41の位置まで知ることができる。
次に、ボンディングワイヤ間のリーク抵抗の検出容易化が達成されるように、n個のパッド出力PAD1〜PADnの中でLレベル出力状態になるパッド出力を順に切り替える機能を有するテスト回路について説明する。
図6、図7及び図8は、このような機能を有するテスト回路の構成例を、n=4の場合について示している。図6は分周回路200の構成を、図7は出力レベル制御信号生成回路250の構成を、図8はパッド出力制御信号生成回路300の構成をそれぞれ示す回路図である。
図6の分周回路200は、クロック信号CKを分周するように3個のDフリップフロップ201,202,203で構成され、5つの信号D0,D1,D1B,D2,D2Bを出力レベル制御信号生成回路250へ供給する。
図7の出力レベル制御信号生成回路250は、前述のC2に対応するパッド毎の出力レベル制御信号C21,C22,C23,C24を生成するように、4個のNORゲート251,252,253,254と、4個のANDゲート255,256,257,258とで構成される。
図8のパッド出力制御信号生成回路300は、パッド出力制御信号OUTP1,OUTN1,OUTP2,OUTN2,OUTP3,OUTN3,OUTP4,OUTN4を生成するように、各々図2のテスト回路30と同様の構成を有するパッド毎の単位回路301,302,303,304と、1個のインバータ109とで構成される。単位回路301,302,303,304は、各々内部出力信号OUT1,OUT2,OUT3,OUT4を内部回路(図示せず)から受け取り、かつ共通の出力インピーダンス制御信号C1を受け取る。なお、図8では信号線TEのプルダウン抵抗の図示を省略している。
図9は、図6〜図8の構成を持つテスト回路の動作を示している。図9によれば、4個のパッド出力PAD1〜PAD4の中でLレベル出力状態になるパッド出力が順に切り替えられることが判る。
図10は、本発明に係る半導体集積回路10の更に他の構成例を示している。図10によれば、第1チップ11Aがトライステートバッファ51Aと入力バッファ52Aと内部接続パッド14Aとを、第2チップ11Bがトライステートバッファ51Bと入力バッファ52Bと内部接続パッド14Bとをそれぞれ有する。第1チップ11Aにおいて、トライステートバッファ51Aの出力と入力バッファ52Aの入力とが内部接続パッド14Aに接続されている。同様に、第2チップ11Bにおいて、トライステートバッファ51Bの出力と入力バッファ52Bの入力とが内部接続パッド14Bに接続されている。そして、第1チップ11A上の内部接続パッド14Aがチップ間ボンディングワイヤ17を介して第2チップ11B上の内部接続パッド14Bに電気的に接続されている。4個のバッファ51A,52A,51B,52BはいずれもCMOS構成であり、OUTCA及びOUTCBは、各々トライステートバッファ51A,51Bの出力をHi−Z出力状態に制御するためのバッファ出力制御信号である。
図10によれば、第1チップ11A上のトライステートバッファ51Aから第2チップ11B上の入力バッファ52Bへの信号伝送と、第2チップ11B上のトライステートバッファ51Bから第1チップ11A上の入力バッファ52Aへの信号伝送とが実施可能である。つまり、両チップ11A,11B間の双方向通信が可能になっている。第1チップ11A上の内部接続パッド14Aが出力パッドとして機能するときには第2チップ11B上の内部接続パッド14Bが入力パッドとして機能し、第2チップ11B上の内部接続パッド14Bが出力パッドとして機能するときには第1チップ11A上の内部接続パッド14Aが入力パッドとして機能する。
チップ間ワイヤボンディングの検査のため、図10中の第1チップ11Aは内部接続パッド14AのHi−Z出力状態、Hレベル出力状態及びLレベル出力状態を制御するテスト回路(図示せず)を備えている。しかも、このテスト回路の動作中は、第2チップ11B上のトライステートバッファ51Bの出力がHi−Z出力状態に制御されるようになっている。したがって、図1の場合と同様に、内部接続パッド14AのHi−Z/Hレベル/Lレベルの各出力状態における電流測定の結果に基づいてチップ間ワイヤボンディングに起因した微小リーク電流のみが正確に検出できる。
なお、3個以上のチップを内蔵した半導体集積回路にも本発明が適用可能であることは、言うまでもない。
以上説明してきたとおり、本発明に係る半導体集積回路は、テスト回路の増大を招くことなくチップ間ワイヤボンディングに起因したリーク電流を容易かつ正確に検出することができるので、複数チップを同一パッケージに封止した構成を持つLSI等として有用である。
本発明は、複数チップを同一パッケージに封止した構成を持つ半導体集積回路において、封止後に外部に出てこないチップ間内部接続パッドでのリーク電流測定を高精度で実施する技術に関するものである。
近年、MCP(multichip in package)やMCM(multichip in module)と呼ばれる複数チップを同一パッケージに封止した構成を持つ半導体集積回路が製造されるようになってきた。各チップ上に設けられたボンディングパッドと外部端子とがボンディングワイヤにて接続されるだけでなく、チップ間にもワイヤボンディングが施される。
チップに静電気が帯電した状態でワイヤボンディングを行うと、帯電した電荷が放電することにより、パッド付近の回路にダメージを与えることがある。回路のダメージが大きい場合は論理的に動作しなくなるため、通常行われているファンクションテストにおいて不良品を検出することが可能であるが、回路ダメージが軽微な場合は論理的に正常動作してしまうため、ファンクションテストでの不良品の検出が困難となる。しかも、外部端子に接続されたボンディングパッドと違って、チップ間内部接続のためのボンディングパッドの付近に生じた回路ダメージは検出が困難である。
ある従来技術によれば、チップ間内部接続パッドのワイヤボンディングに際して回路ダメージが生じたか否かを調べるために、一方のチップ上の入力パッドを当該チップの内部回路から切り離したうえで、他方のチップ上の出力パッドを高(H)レベル出力状態又は低(L)レベル出力状態に設定し、その状態での静止電源電流(IDDS)を測定することで、これらの内部接続パッドにおける微小リーク電流の発生を検出する(特許文献1参照)。
特開2002−131400号公報
近年の半導体集積回路では、製造プロセスの微細化に伴い、トランジスタの閾値電圧を引き下げる必要があり、IDDSが増加する傾向にある。IDDSが増大した場合、パッド近辺での回路ダメージによる微小リーク電流がIDDSより小さくなってしまう可能性があり、IDDSの測定では正確な不良品判定ができなくなる。
また、内部接続パッドでのリーク電流をIDDSで検出しようとした場合、同一パッケージに封止するチップのいずれにもテスト回路を設けることが必要となる。そのため、例えば、従来チップと新規開発チップとを同一パッケージに封止して、回路基板上に実装する部品点数を削減しようとしたときには、従来チップにテスト回路を組み込む修正を加える必要が生じる。
本発明の目的は、テスト回路の増大を招くことなくチップ間ワイヤボンディングに起因したリーク電流を容易かつ正確に検出することができる半導体集積回路を、その検査方法とともに提供することにある。
上記課題を解決するため、本発明は、第1チップと第2チップとを備えた半導体集積回路において、第2チップは、内部接続用入力パッドと、この内部接続用入力パッドに接続されたCMOS入力回路とを有し、第1チップは、ボンディングワイヤにより前記内部接続用入力パッドに電気的に接続された内部接続用出力パッドと、この内部接続用出力パッドに接続されたCMOS出力回路と、このCMOS出力回路を介して前記内部接続用出力パッドの高インピーダンス(Hi−Z)出力状態、高(H)レベル出力状態及び低(L)レベル出力状態を制御するテスト回路とを有することとしたものである。
この半導体集積回路の検査に際しては、内部接続用出力パッドをHi−Z出力状態に制御した状態で電源からグランドに至る経路に流れる第1の電流を測定し、内部接続用出力パッドをHレベル出力状態に制御した状態で電源からグランドに至る経路に流れる第2の電流を測定し、内部接続用出力パッドをLレベル出力状態に制御した状態で電源からグランドに至る経路に流れる第3の電流を測定する。チップ間ワイヤボンディングに起因したリークがグランド側に生じている場合には第2の電流が、電源側にリークが生じている場合には第3の電流がそれぞれ微小リーク電流を含む。また、第1、第2及び第3の電流はいずれもトランジスタリーク電流を含む。したがって、第1の電流と第2の電流との差分をとり、かつ第1の電流と第3の電流との差分をとれば、トランジスタリーク電流が相殺されて正確な微小リーク電流が検出される。この微小リーク電流の大きさに基づいて、欠陥の有無が判定される。
本発明によれば、出力パッドのHi−Z/Hレベル/Lレベルの各出力状態における電流測定の結果に基づいてチップ間ワイヤボンディングに起因した微小リーク電流のみが正確に検出でき、トランジスタの閾値電圧の引き下げによるIDDSの増大に起因した検査精度の劣化を阻止することができる。しかも、第1チップ上でCMOS出力回路を介して出力パッドの状態を制御することとしたので、テスト回路の構成が簡略化される。
以下、図面を参照しながら本発明の実施形態を詳細に説明する。
図1は、本発明に係る半導体集積回路の構成例を示している。図1の半導体集積回路10は、第1チップ11Aと第2チップ11Bとを内蔵したものである。
第1チップ11Aは、電源パッド12Aと、グランドパッド13Aと、内部接続用出力パッド14Aと、PチャネルMOSトランジスタ15Aと、NチャネルMOSトランジスタ16Aとを持つ。PチャネルMOSトランジスタ15Aのソース及びドレインは、電源パッド12A及び内部接続用出力パッド14Aにそれぞれ接続されている。NチャネルMOSトランジスタ16Aのソース及びドレインは、グランドパッド13A及び内部接続用出力パッド14Aにそれぞれ接続されている。
第2チップ11Bは、電源パッド12Bと、グランドパッド13Bと、内部接続用入力パッド14Bと、PチャネルMOSトランジスタ15Bと、NチャネルMOSトランジスタ16Bとを持つ。PチャネルMOSトランジスタ15Bのゲート及びソースは、内部接続用入力パッド14B及び電源パッド12Bにそれぞれ接続されている。NチャネルMOSトランジスタ16Bのゲート及びソースは、内部接続用入力パッド14B及びグランドパッド13Bにそれぞれ接続されている。
第1チップ11A上の内部接続用出力パッド14Aは、チップ間ボンディングワイヤ17を介して第2チップ11B上の内部接続用入力パッド14Bに電気的に接続されている。第1チップ11A上のPチャネルMOSトランジスタ15A及びNチャネルMOSトランジスタ16Aは、内部接続用入力パッド14Bに接続されたCMOS出力回路を構成する。第2チップ11B上のPチャネルMOSトランジスタ15B及びNチャネルMOSトランジスタ16Bは、内部接続用入力パッド14Bに接続されたCMOS入力回路を構成し、第2チップ11Bの内部回路(図示せず)へ内部入力信号INを供給するように各々のドレインが互いに接続されている。
第1チップ11Aは、CMOS出力回路15A,16Aを介して内部接続用出力パッド14AのHi−Z出力状態、Hレベル出力状態及びLレベル出力状態を制御するテスト回路30と、テストパッド31,31,33とを更に持つ。このテスト回路30は、第1チップ11Aの内部回路(図示せず)から内部出力信号OUTを受け取るとともに、外部からテストパッド31,31,33を介してテストイネーブル信号TE、出力インピーダンス制御信号C1及び出力レベル制御信号C2を受け取り、PチャネルMOSトランジスタ15A及びNチャネルMOSトランジスタ16Aの各々のゲートへパッド出力制御信号OUTP及びOUTNを供給する。
図1の半導体集積回路10は、第1、第2、第3及び第4の外部端子22A,22B,25A,25Bを更に持つ。第1の外部端子22Aは第1チップ11Aの電源端子であり、第1チップ11A上の電源パッド12Aとボンディングワイヤ21Aを介して接続されている。第2の外部端子22Bは第2チップ11Bの電源端子であり、第2チップ11B上の電源パッド12Bとボンディングワイヤ21Bを介して接続されている。第3の外部端子25Aは第1チップ11Aのグランド端子であり、第1チップ11A上のグランドパッド13Aとボンディングワイヤ24Aを介して接続されている。第4の外部端子25Bは第2チップ11Bのグランド端子であり、第2チップ11B上のグランドパッド13Bとボンディングワイヤ24Bを介して接続されている。
図1の半導体集積回路10の検査時には、第1の外部端子22Aが第1の電流計23Aを介して電源VDDAに、第2の外部端子22Bが第2の電流計23Bを介して電源VDDBに、第3の外部端子25Aが第3の電流計26Aを介してグランドVSSAに、第4の外部端子25Bが第4の電流計26Bを介してグランドVSSBにそれぞれ接続される。テストパッド31,31,33へのTE、C1及びC2の供給は、これらのパッドにプローブの針を当てて行う。ただし、外部端子数の制約が許す限り、パッケージ封止後に検査を実施できるように、テストパッド31,31,33を各々の外部端子へボンディングワイヤにて接続しておいてもよい。
図1では、両チップ11A,11B間のワイヤボンディングに際して、第1チップ11A上で内部接続用出力パッド14Aとグランドパッド13Aとの間にリーク抵抗40が生じたものとしている。図1中の「PAD」は、この内部接続用出力パッド14Aにおけるパッド出力(電圧)を表している。
図2は、図1中のテスト回路30の詳細構成例を示している。図2のテスト回路30は、5個のANDゲート101,102,103,104,105と、3個のORゲート106,107,108と、2個のインバータ109,110とで構成されている。また、TEの信号線はプルダウン抵抗111を介してグランドに接続されている。
図3は、図2のテスト回路30の動作を示している。図1の半導体集積回路10の通常動作時には、プルダウン抵抗111によりTE=“L”に設定される。このとき、パッド出力PADのレベルは、C1及びC2によらず、OUTのみにより“H”又は“L”に制御される。つまり、第1チップ11A上のPチャネルMOSトランジスタ15A及びNチャネルMOSトランジスタ16AがCMOSインバータとして動作する。図1の半導体集積回路10の検査時には、TE=“H”に設定される。TE=“H”かつC1=“H”に設定すれば、C2及びOUTによらず、パッド出力PADがHi−Z状態となる。また、TE=“H”かつC1=“L”に設定すれば、パッド出力PADのレベルは、OUTによらず、C2のみにより“H”又は“L”に制御される。
図1に戻って、リーク抵抗40の有無を検査する方法を説明する。まず、テスト回路30により内部接続用出力パッド14AをHi−Z出力状態に制御した状態で、第1〜第4の電流計23A,23B,26A,26Bにて第1の電流測定を実施する。このとき、OUTP=“H”かつOUTN=“L”であるから、第1チップ11A上のPチャネルMOSトランジスタ15A及びNチャネルMOSトランジスタ16Aがいずれもオフ状態である。第2チップ11B上のPチャネルMOSトランジスタ15B及びNチャネルMOSトランジスタ16Bは、リーク抵抗40の有無にかかわらず、いずれか一方が必ずオフ状態である。また、リーク抵抗40があっても、このリーク抵抗40を通して電流が流れることはない。したがって、第1〜第4の電流計23A,23B,26A,26Bのいずれでも、トランジスタリーク電流のみが測定される。
次に、テスト回路30により内部接続用出力パッド14AをHレベル出力状態に制御した状態で、第1〜第4の電流計23A,23B,26A,26Bにて第2の電流測定を実施する。このとき、OUTP=“L”かつOUTN=“L”であるから、第1チップ11A上で、PチャネルMOSトランジスタ15Aがオン状態になり、NチャネルMOSトランジスタ16Aがオフ状態になる。第2チップ11B上では、PチャネルMOSトランジスタ15B及びNチャネルMOSトランジスタ16Bのいずれか一方が必ずオフ状態である。したがって、図示のリーク抵抗40が存在しない場合には第1〜第4の電流計23A,23B,26A,26Bのいずれでもトランジスタリーク電流のみが測定されるが、図示のように第1チップ11A上で内部接続用出力パッド14Aとグランドパッド13Aとの間にリーク抵抗40が存在する場合には、このリーク抵抗40に微小リーク電流が流れるので、第1の電流計23A及び第3の電流計26Aにてトランジスタリーク電流に重畳した微小リーク電流が測定される。ここで、第1の電流計23A又は第3の電流計26Aでの第1の電流測定の結果と第2の電流測定の結果との差分をとれば、トランジスタリーク電流が相殺されて正確な微小リーク電流が検出される結果、リーク抵抗40の存在が判明する。
同様に、第2チップ11B上で内部接続用入力パッド14Bとグランドパッド13Bとの間にリーク抵抗が存在する場合には、第1の電流計23A又は第4の電流計26Bでの第1の電流測定の結果と第2の電流測定の結果との差分をとれば、トランジスタリーク電流が相殺されて正確な微小リーク電流が検出される結果、当該リーク抵抗の存在が判明する。
第1チップ11A上で内部接続用出力パッド14Aと電源パッド12Aとの間にリーク抵抗が存在する場合には、テスト回路30により内部接続用出力パッド14AをLレベル出力状態に制御した状態で第1〜第4の電流計23A,23B,26A,26Bにて第3の電流測定を実施し、第1の電流計23A又は第3の電流計26Aでの第1の電流測定の結果と第3の電流測定の結果との差分をとれば、トランジスタリーク電流が相殺されて正確な微小リーク電流が検出される結果、当該リーク抵抗の存在が判明する。同様に、第2チップ11B上で内部接続用入力パッド14Bと電源パッド12Bとの間にリーク抵抗が存在する場合には、第2の電流計23B又は第3の電流計26Aでの第1の電流測定の結果と第3の電流測定の結果との差分をとれば、トランジスタリーク電流が相殺されて正確な微小リーク電流が検出される結果、当該リーク抵抗の存在が判明する。
以上のとおり、図1の半導体集積回路10では、内部接続用出力パッド14AのHi−Z/Hレベル/Lレベルの各出力状態における電流測定の結果に基づいてチップ間ワイヤボンディングに起因した微小リーク電流のみが正確に検出でき、トランジスタの閾値電圧の引き下げによるIDDSの増大に起因した検査精度の劣化を阻止することができる。
なお、第1及び第2の外部端子22A,22Bが単一の外部端子に統合されている場合には、当該単一の外部端子に電流計を接続し、単一の電源から流れ込む電流を当該電流計で測定すればよい。また、第3及び第4の外部端子25A,25Bが単一の外部端子に統合されている場合には、当該単一の外部端子に電流計を接続し、単一のグランドへ流れ出す電流を当該電流計で測定すればよい。
第1チップ11Aが複数の内部接続用出力パッドを、第2チップ11Bが複数の内部接続用入力パッドをそれぞれ有し、第1チップ11Aと第2チップ11Bとが複数のボンディングワイヤにより電気的に接続される場合には、前述のテスト回路30から出力されるパッド出力制御信号OUTP及びOUTNを各内部接続用出力パッドに接続されたCMOS出力回路へ分配すれば、複数のCMOS出力回路を介して複数の内部接続用出力パッドの各々の高インピーダンス出力状態、高レベル出力状態及び低レベル出力状態を制御することができるので、上記と同様にチップ間ワイヤボンディングに起因した微小リーク電流のみを正確に検出できる。ただし、全パッド出力が同相であるため、ボンディングワイヤ間のリーク電流は検出できない。
図4は、本発明に係る半導体集積回路10の他の構成例を示している。図4によれば、nを2以上の整数とするとき、第1チップ11Aがn個の内部接続用出力パッド14A1〜14Anを、第2チップ11Bがn個の内部接続用入力パッド14B1〜14Bnをそれぞれ有し、第1チップ11Aと第2チップ11Bとがn個のボンディングワイヤ171〜17nにより電気的に接続されている。第1の外部端子22は第1チップ11A及び第2チップ11Bに共通の電源端子であり、第2の外部端子25は第1チップ11A及び第2チップ11Bに共通のグランド端子である。図4中の41及び42は、ボンディングワイヤ間に生じたリーク抵抗を表している。なお、図面の簡略化のため、内部接続用出力パッド14A1〜14Anの各々に接続されるCMOS出力回路と、内部接続用入力パッド14B1〜14Bnの各々に接続されるCMOS入力回路との図示を省略している。また、CMOS出力回路を介して内部接続用出力パッド14A1〜14Anの状態を制御するテスト回路も図示を省略している。
図4によれば、n個のパッド出力PAD1〜PADnのHレベル出力状態とLレベル出力状態とが隣接パッドで交互になるように、テスト回路が制御する。これにより、ボンディングワイヤ間のリーク抵抗41,42の存在を知ることができる。ただし、どのボンディングワイヤでのリークなのかは、判別できない。
図5は、図4中のn個のパッド出力PAD1〜PADnの変形例を示している。図5によれば、n個のパッド出力PAD1〜PADnのうちの特定パッド出力(例えば、PAD2)のみが他のパッド出力に対して逆相出力状態(例えば、Lレベル出力状態)になるように、テスト回路が制御する。これにより、ボンディングワイヤ間に存在するリーク抵抗41の位置まで知ることができる。
次に、ボンディングワイヤ間のリーク抵抗の検出容易化が達成されるように、n個のパッド出力PAD1〜PADnの中でLレベル出力状態になるパッド出力を順に切り替える機能を有するテスト回路について説明する。
図6、図7及び図8は、このような機能を有するテスト回路の構成例を、n=4の場合について示している。図6は分周回路200の構成を、図7は出力レベル制御信号生成回路250の構成を、図8はパッド出力制御信号生成回路300の構成をそれぞれ示す回路図である。
図6の分周回路200は、クロック信号CKを分周するように3個のDフリップフロップ201,202,203で構成され、5つの信号D0,D1,D1B,D2,D2Bを出力レベル制御信号生成回路250へ供給する。
図7の出力レベル制御信号生成回路250は、前述のC2に対応するパッド毎の出力レベル制御信号C21,C22,C23,C24を生成するように、4個のNORゲート251,252,253,254と、4個のANDゲート255,256,257,258とで構成される。
図8のパッド出力制御信号生成回路300は、パッド出力制御信号OUTP1,OUTN1,OUTP2,OUTN2,OUTP3,OUTN3,OUTP4,OUTN4を生成するように、各々図2のテスト回路30と同様の構成を有するパッド毎の単位回路301,302,303,304と、1個のインバータ109とで構成される。単位回路301,302,303,304は、各々内部出力信号OUT1,OUT2,OUT3,OUT4を内部回路(図示せず)から受け取り、かつ共通の出力インピーダンス制御信号C1を受け取る。なお、図8では信号線TEのプルダウン抵抗の図示を省略している。
図9は、図6〜図8の構成を持つテスト回路の動作を示している。図9によれば、4個のパッド出力PAD1〜PAD4の中でLレベル出力状態になるパッド出力が順に切り替えられることが判る。
図10は、本発明に係る半導体集積回路10の更に他の構成例を示している。図10によれば、第1チップ11Aがトライステートバッファ51Aと入力バッファ52Aと内部接続パッド14Aとを、第2チップ11Bがトライステートバッファ51Bと入力バッファ52Bと内部接続パッド14Bとをそれぞれ有する。第1チップ11Aにおいて、トライステートバッファ51Aの出力と入力バッファ52Aの入力とが内部接続パッド14Aに接続されている。同様に、第2チップ11Bにおいて、トライステートバッファ51Bの出力と入力バッファ52Bの入力とが内部接続パッド14Bに接続されている。そして、第1チップ11A上の内部接続パッド14Aがチップ間ボンディングワイヤ17を介して第2チップ11B上の内部接続パッド14Bに電気的に接続されている。4個のバッファ51A,52A,51B,52BはいずれもCMOS構成であり、OUTCA及びOUTCBは、各々トライステートバッファ51A,51Bの出力をHi−Z出力状態に制御するためのバッファ出力制御信号である。
図10によれば、第1チップ11A上のトライステートバッファ51Aから第2チップ11B上の入力バッファ52Bへの信号伝送と、第2チップ11B上のトライステートバッファ51Bから第1チップ11A上の入力バッファ52Aへの信号伝送とが実施可能である。つまり、両チップ11A,11B間の双方向通信が可能になっている。第1チップ11A上の内部接続パッド14Aが出力パッドとして機能するときには第2チップ11B上の内部接続パッド14Bが入力パッドとして機能し、第2チップ11B上の内部接続パッド14Bが出力パッドとして機能するときには第1チップ11A上の内部接続パッド14Aが入力パッドとして機能する。
チップ間ワイヤボンディングの検査のため、図10中の第1チップ11Aは内部接続パッド14AのHi−Z出力状態、Hレベル出力状態及びLレベル出力状態を制御するテスト回路(図示せず)を備えている。しかも、このテスト回路の動作中は、第2チップ11B上のトライステートバッファ51Bの出力がHi−Z出力状態に制御されるようになっている。したがって、図1の場合と同様に、内部接続パッド14AのHi−Z/Hレベル/Lレベルの各出力状態における電流測定の結果に基づいてチップ間ワイヤボンディングに起因した微小リーク電流のみが正確に検出できる。
なお、3個以上のチップを内蔵した半導体集積回路にも本発明が適用可能であることは、言うまでもない。
以上説明してきたとおり、本発明に係る半導体集積回路は、テスト回路の増大を招くことなくチップ間ワイヤボンディングに起因したリーク電流を容易かつ正確に検出することができるので、複数チップを同一パッケージに封止した構成を持つLSI等として有用である。
10 半導体集積回路
11A 第1チップ
11B 第2チップ
12A,12B 電源パッド
13A,13B グランドパッド
14A,14B 内部接続パッド
14A1〜14An 内部接続パッド(出力パッド)
14B1〜14Bn 内部接続パッド(入力パッド)
15A,15B PチャネルMOSトランジスタ
16A,16B NチャネルMOSトランジスタ
17 チップ間ボンディングワイヤ
171〜17n チップ間ボンディングワイヤ
21A,21B ボンディングワイヤ
22,22A,22B 外部端子(電源端子)
23A,23B 電流計
24A,24B ボンディングワイヤ
25,25A,25B 外部端子(グランド端子)
26A,26B 電流計
30 テスト回路
31,32,33 テストパッド
40,41,42 リーク抵抗
51A,51B トライステートバッファ
52A,52B 入力バッファ
200 分周回路
250 出力レベル制御信号生成回路
300 パッド出力制御信号生成回路
C1 出力インピーダンス制御信号
C2 出力レベル制御信号
C21〜C24 出力レベル制御信号
CK クロック信号
IN 内部入力信号
OUT 内部出力信号
OUTCA,OUTCB バッファ出力制御信号
OUTP,OUTN パッド出力制御信号
OUTP1〜OUTP4 パッド出力制御信号
OUTN1〜OUTN4 パッド出力制御信号
PAD パッド出力
PAD1〜PADn パッド出力
TE テストイネーブル信号
VDDA,VDDB 電源
VSSA,VSSB グランド
11A 第1チップ
11B 第2チップ
12A,12B 電源パッド
13A,13B グランドパッド
14A,14B 内部接続パッド
14A1〜14An 内部接続パッド(出力パッド)
14B1〜14Bn 内部接続パッド(入力パッド)
15A,15B PチャネルMOSトランジスタ
16A,16B NチャネルMOSトランジスタ
17 チップ間ボンディングワイヤ
171〜17n チップ間ボンディングワイヤ
21A,21B ボンディングワイヤ
22,22A,22B 外部端子(電源端子)
23A,23B 電流計
24A,24B ボンディングワイヤ
25,25A,25B 外部端子(グランド端子)
26A,26B 電流計
30 テスト回路
31,32,33 テストパッド
40,41,42 リーク抵抗
51A,51B トライステートバッファ
52A,52B 入力バッファ
200 分周回路
250 出力レベル制御信号生成回路
300 パッド出力制御信号生成回路
C1 出力インピーダンス制御信号
C2 出力レベル制御信号
C21〜C24 出力レベル制御信号
CK クロック信号
IN 内部入力信号
OUT 内部出力信号
OUTCA,OUTCB バッファ出力制御信号
OUTP,OUTN パッド出力制御信号
OUTP1〜OUTP4 パッド出力制御信号
OUTN1〜OUTN4 パッド出力制御信号
PAD パッド出力
PAD1〜PADn パッド出力
TE テストイネーブル信号
VDDA,VDDB 電源
VSSA,VSSB グランド
Claims (7)
- 第1チップと第2チップとを備えた半導体集積回路であって、
前記第2チップは、
内部接続用入力パッドと、
前記内部接続用入力パッドに接続されたCMOS入力回路とを有し、
前記第1チップは、
ボンディングワイヤにより前記内部接続用入力パッドに電気的に接続された内部接続用出力パッドと、
前記内部接続用出力パッドに接続されたCMOS出力回路と、
前記CMOS出力回路を介して前記内部接続用出力パッドの高インピーダンス出力状態、高レベル出力状態及び低レベル出力状態を制御するテスト回路とを有することを特徴とする半導体集積回路。 - 請求項1記載の半導体集積回路において、
前記内部接続用入力パッドは前記第2チップから前記第1チップへの信号の出力パッドとしても、また前記内部接続用出力パッドは前記第2チップから前記第1チップへの信号の入力パッドとしても用いられることを特徴とする半導体集積回路。 - 第1チップと第2チップとを備えた半導体集積回路であって、
前記第2チップは、
複数の内部接続用入力パッドと、
各々前記複数の内部接続用入力パッドに接続された複数のCMOS入力回路とを有し、
前記第1チップは、
各々ボンディングワイヤにより前記複数の内部接続用入力パッドに電気的に接続された複数の内部接続用出力パッドと、
各々前記複数の内部接続用出力パッドに接続された複数のCMOS出力回路と、
前記複数のCMOS出力回路を介して前記複数の内部接続用出力パッドの各々の高インピーダンス出力状態、高レベル出力状態及び低レベル出力状態を制御するテスト回路とを有することを特徴とする半導体集積回路。 - 請求項3記載の半導体集積回路において、
前記テスト回路は、前記複数の内部接続用出力パッドの高レベル出力状態と低レベル出力状態とが隣接パッドで交互になるように制御する機能を有することを特徴とする半導体集積回路。 - 請求項3記載の半導体集積回路において、
前記テスト回路は、前記複数の内部接続用出力パッドのうちの特定パッドのみが他のパッドに対して逆相出力状態になるように制御する機能を有することを特徴とする半導体集積回路。 - 請求項5記載の半導体集積回路において、
前記テスト回路は、前記複数の内部接続用出力パッドの中で前記逆相出力状態になるパッドを順に切り替える機能を更に有することを特徴とする半導体集積回路。 - 内部接続用出力パッドを有する第1チップと、ボンディングワイヤにより前記内部接続用出力パッドに電気的に接続された内部接続用入力パッドを有する第2チップとを備えた半導体集積回路の検査方法であって、
前記内部接続用出力パッドを高インピーダンス出力状態に制御した状態で電源からグランドに至る経路に流れる第1の電流を測定するステップと、
前記内部接続用出力パッドを高レベル出力状態に制御した状態で電源からグランドに至る経路に流れる第2の電流を測定するステップと、
前記内部接続用出力パッドを低レベル出力状態に制御した状態で電源からグランドに至る経路に流れる第3の電流を測定するステップと、
前記第1の電流と前記第2の電流との差分の大きさと、前記第1の電流と前記第3の電流との差分の大きさとに基づいて欠陥の有無を判定するステップとを備えたことを特徴とする半導体集積回路の検査方法。
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- 2006-08-03 US US12/279,767 patent/US7843206B2/en not_active Expired - Fee Related
- 2006-08-03 WO PCT/JP2006/315385 patent/WO2007097053A1/ja active Application Filing
- 2006-08-03 JP JP2008501604A patent/JPWO2007097053A1/ja active Pending
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