CN101384914A - 半导体集成电路及其检查方法 - Google Patents

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Abstract

本发明提供一种半导体集成电路及其检查方法。在第一芯片(11A)上连接在CMOS输出电路(15A、16A)上的内部连接用输出焊盘(14A)和在第二芯片(11B)上连接在CMOS输入电路(15B、16B)上的内部连接用输入焊盘(14B)由芯片间接合线(17)电连接。为了检查有无泄漏电阻(40)，测试电路(30)通过CMOS输出电路(15A、16A)控制内部连接用输出焊盘(14A)的高阻抗输出状态、高电平输出状态和低电平输出状态。若取得在高阻抗输出状态下测定的流经从电源至地线的路线的电流的值与在高电平输出状态下测定的值之间的差值，能抵消晶体管泄漏电流，检测正确的微小泄漏电流。

Description

半导体集成电路及其检查方法
技术领域
本发明涉及在具有将多个芯片密封在同一封装内的结构的半导体集成电路中，对密封后不流到外部的芯片间内部连接焊盘中的泄漏电流实施高精度测定的技术。
背景技术
近年来，逐渐制造出被称作MCP(multichip in package:多芯片封装)或MCM(multichip in module:多芯片组件)的具有将多个芯片密封在同一封装中的结构的半导体集成电路。设置在各芯片上的接合焊盘(bonding pad)和外部端子不仅由接合线(bonding wire)连接，而且在芯片之间也进行导线接合。
如果在静电带电的状态下对芯片进行导线接合，则有时由于带电电荷放电而给焊盘附近的电路带来损害。当电路的损害大时导致逻辑上工作停止，所以可能在通常进行的功能测试中检测出不良品，但是当电路损害轻微时逻辑上正常工作，所以在功能测试中难以检测出不良品(次品)。而且，与连接在外部端子上的焊盘不同，在用于芯片间内部连接的焊盘附近产生的电路损害难以检测。
根据某现有技术，在芯片间内部连接焊盘的导线接合时，为了调查是否产生电路损害，从该芯片的内部电路分离一个芯片上的输入焊盘，将另一个芯片上的输出焊盘设定为高(H)电平输出状态或低(L)电平输出状态，测定该状态下的静止电源电流(IDDS)，检测这些内部连接焊盘的微小泄漏电流的发生(参照专利文献1)。
专利文献1:日本特开2002-131400号公报
发明内容
在现有的半导体集成电路中，伴随着制造工艺的微细化，有必要降低晶体管的阈值电压，有IDDS增加的倾向。在IDDS增大时，焊盘附近的电路损害引起的微小泄漏电流有可能比IDDS小，在IDDS的测定中无法进行正确的不良品判定。
此外，要用IDDS检测内部连接焊盘的泄漏电流时，有必要在同一封装中密封的芯片的任意一个中都设置测试电路。因此，例如要在同一封装中密封以往的芯片和新开发的芯片而削减在电路板上安装的元件数时，产生了需要追加校正在以往的芯片中嵌入测试电路的修正的必要。
本发明的目的在于提供一种半导体集成电路，该半导体集成电路能不导致测试电路的增大而容易且正确地检测出芯片间导线接合引起的泄漏电流。
为了解决上述课题，本发明提供一种半导体集成电路，其具有第一芯片和第二芯片，第二芯片具有:内部连接用输入焊盘；连接在内部连接用输入焊盘上的CMOS输入电路，第一芯片具有:通过接合线与上述内部连接用输入焊盘电连接的内部连接用输出焊盘；连接在该内部连接用输出焊盘上的CMOS输出电路；通过该CMOS输出电路控制上述内部连接用输出焊盘的高阻抗(Hi-Z)输出状态、高(H)电平输出状态和低(L)电平输出状态的测试电路。
在检查该半导体集成电路时，在将内部连接用输出焊盘控制在Hi-Z输出状态的状态下，测定流到从电源到接地的路线的第一电流，在将内部连接用输出焊盘控制在H电平输出状态的状态下，测定流到从电源到接地的路线的第二电流，在将内部连接用输出焊盘控制在L电平输出状态的状态下，测定流到从电源到接地的路线的第三电流。在芯片间导线接合引起的泄漏在接地一侧产生时，第二电流包含微小泄漏电流，在电源一侧产生时，第三电流包含微小泄漏电流。此外，第一、第二和第三电流都包含晶体管泄漏电流。因此，如果取得第一电流和第二电流的差值，并且取得第一电流和第三电流的差值，就抵消晶体管泄漏电流，检测正确的微小泄漏电流。根据该微小泄漏电流的大小，判定缺陷的有无。
根据本发明，根据输出焊盘的Hi-Z/H电平/L电平的各输出状态的电流测定的结果，能正确只检测芯片间导线接合引起的微小泄漏电流，能阻止晶体管的阈值电压引起的IDDS增大导致的检测精度的恶化。而且，在第一芯片上，通过CMOS输出电路控制输出焊盘的状态，所以能简化测试电路的结构。
附图说明
图1是表示本发明的半导体集成电路的结构例的电路图。
图2是表示图1中的测试电路的详细结构例的电路图。
图3是图2的测试电路的工作说明图。
图4是表示本发明的半导体集成电路的其他结构例的电路图。
图5是表示图4中的多个焊盘输出的变形例的电路图。
图6是表示用于实现图5的半导体集成电路的测试电路中的分频电路的结构的电路图。
图7是表示用于实现图5的半导体集成电路的测试电路中的输出电平控制信号生成电路的结构的电路图。
图8是表示用于实现图5的半导体集成电路的测试电路中的焊盘输出控制信号生成电路的结构的电路图。
图9是表示具有图6～图8的结构的测试电路的工作的定时图。
图10是表示本发明的半导体集成电路的其他结构例的电路图。
符号说明
10:半导体集成电路；11A:第一芯片；11B:第二芯片；12A、12B:电源焊盘；13A、13B:接地焊盘；14A、14B:内部连接焊盘；14A1～14An:内部连接焊盘(输出焊盘)；14B1～14Bn:内部连接焊盘(输入焊盘)；15A、15B:P沟道MOS晶体管；16A、16B:N沟道MOS晶体管；17:芯片间接合线；171～17n:芯片间接合线；21A、21B:接合线；22、22A、22B:外部端子(电源端子)；23A、23B:电流计；24A、24B:接合线；25、25A、25B:外部端子(接地端子)；26A、26B:电流计；30:测试电路；31、32、33:测试焊盘；40、41、42:泄漏电阻；51A、51B:三态缓冲器(tri-state butter)；52A、52B:输入缓冲器；200:分频电路；250:输出电平控制信号生成电路；300:焊盘输出控制信号生成电路；C1:输出阻抗控制信号；C2:输出电平控制信号；C21～C24:输出电平控制信号；CK:时钟信号；IN:内部输入信号；OUT:内部输出信号；OUTCA、OUTCB:缓冲器输出控制信号；OUTP、OUTN:焊盘输出控制信号；OUTP1～OUTP4:焊盘输出控制信号；OUTN1～OUTN4:焊盘输出控制信号；PAD:焊盘输出；PAD1～PADn:焊盘输出；TE:测试启动信号；VDDA、VDDB:电源；VS SA、VSSB:接地。
具体实施方式
下面，参照附图来详细说明本发明的实施例。
图1表示本发明的半导体集成电路的结构例。图1的半导体集成电路10内置第一芯片11A和第二芯片11B。
第一芯片11A具有电源焊盘12A、接地焊盘13A、内部连接用输出焊盘14A、P沟道MOS晶体管15A和N沟道MOS晶体管16A。P沟道MOS晶体管15A的源极和漏极分别与电源焊盘12A和内部连接用输出焊盘14A连接。N沟道MOS晶体管16A的源极和漏极分别与接地焊盘13A和内部连接用输出焊盘14A连接。
第二芯片11B具有电源焊盘12B、接地焊盘13B、内部连接用输入焊盘14B、P沟道MOS晶体管15B和N沟道MOS晶体管16B。P沟道MOS晶体管15B的栅极和源极分别与内部连接用输入焊盘14B和电源焊盘12B连接。N沟道MOS晶体管16B的栅极和源极分别与内部连接用输入焊盘14B和接地焊盘13B连接。
第一芯片11A上的内部连接用输出焊盘14A通过芯片间接合线17与第二芯片11B上的内部连接用输入焊盘14B电连接。第一芯片11A上的P沟道MOS晶体管15A和N沟道MOS晶体管16A构成与内部连接用输入焊盘14B连接的CMOS输出电路。第二芯片11B上的P沟道MOS晶体管15B和N沟道MOS晶体管16B构成与内部连接用输入焊盘14B连接的CMOS输入电路，彼此连接各漏极以将内部输入信号IN供给第二芯片11B的内部电路(不图示)。
第一芯片11A还具有通过CMOS输出电路15A、16A而控制内部连接用输出焊盘14A的Hi-Z输出状态、H电平输出状态和L电平输出状态的测试电路30、和测试焊盘31、32、33。该测试电路30从第一芯片11A的内部电路(未图示)取得内部输出信号OUT，并且从外部通过测试焊盘31、32、33取得测试启动信号TE、输出阻抗控制信号C1和输出电平控制信号C2，分别向P沟道MOS晶体管15A和N沟道MOS晶体管16A的栅极供给焊盘输出控制信号OUTP和OUTN。
图1的半导体集成电路10还具有第一、第二、第三和第四外部端子22A、22B、25A、25B。第一外部端子22A是第一芯片11A的电源端子，通过接合线21A与第一芯片11A上的电源焊盘12A连接。第二外部端子22B是第二芯片11B的电源端子，通过接合线21B与第二芯片11B上的电源焊盘12B连接。第三外部端子25A是第一芯片11A的接地端子，通过接合线24A与第一芯片11A上的接地焊盘13A连接。第四外部端子25B是第二芯片11B的接地端子，通过接合线24B与第二芯片11B上的接地焊盘13B连接。
在图1的半导体集成电路10的检查时，第一外部端子22A通过第一电流计23A与电源VDDA连接，第二外部端子22B通过第二电流计23B与电源VDDB连接，第三外部端子25A通过第三电流计26A与接地VSSA连接，第四外部端子25B通过第四电流计26B与接地VSSB连接。将探针接触这些焊盘，进行向测试焊盘31、32、33的TE、C1、和C2的供给。但是，在外部端子数的限制允许的范围内，也可以在封装密封后能实施检查地将测试焊盘31、32、33与各外部端子用接合线连接。
图1中，在两芯片11A、11B之间的导线接合时，在第一芯片11A上，在内部连接用输出焊盘14A和接地焊盘13A之间产生泄漏电阻40。图1中的“PAD”表示内部连接用输出焊盘14A的焊盘输出(电压)。
图2表示图1中的测试电路30的详细结构例。图2的测试电路30由5个AND门101、102、103、104、105，3个OR门106、107、108，和2个倒相电路109、110构成。此外，TE的信号线通过下拉电阻111接地。
图3表示图2的测试电路30的工作。在图1的半导体集成电路10的通常工作时，通过下拉电阻111而被设定为TE＝“L”。这时，焊盘输出PAD的电平不是通过C1和C2，而只通过OUT被控制为“H”或“L”。即第一芯片11A上的P沟道MOS晶体管15A和N沟道MOS晶体管16A作为CMOS倒相电路工作。在图1的半导体集成电路10的检查时，设定为TE＝“H”。如果设定为TE＝“H”并且C1＝“H”，焊盘输出PAD就不通过C2和OUT，而成为Hi-Z状态。此外，如果设定为TE＝“H”并且C1＝“L”，焊盘输出PAD的电平就不通过OUT而只通过C2，被控制为“H”或“L”。
回到图1，说明检查泄漏电阻40的有无的方法。首先，在通过测试电路30将内部连接用输出焊盘14A控制为Hi-Z输出状态的状态下，用第一～第四电流计23A、23B、26A、26B实施第一电流测定。这时，OUTP＝“H”并且OUTN＝“L”，所以第一芯片11A上的P沟道MOS晶体管15A和N沟道MOS晶体管16A都是截止状态。第二芯片11B上的P沟道MOS晶体管15B和N沟道MOS晶体管16B无论有无泄漏电阻40，任意一方一定是截止状态。此外，即使有泄漏电阻40，电流也不会通过该泄漏电阻40流过。因此，用第一～第四电流计23A、23B、26A、26B都只测定晶体管泄漏电流。
接着，在通过测试电路30将内部连接用输出焊盘14A控制为H电平输出状态的状态下，用第一～第四电流计23A、23B、26A、26B实施第二电流测定。这时，OUTP＝“L”并且OUTN＝“L”，所以在第一芯片11A上，P沟道MOS晶体管15A变为导通状态，N沟道MOS晶体管16A变为截止状态。在第二芯片11B上，P沟道MOS晶体管15B和N沟道MOS晶体管16B中的任意一方一定是截止状态。因此，在不存在图示的泄漏电阻40时，用第一～第四电流计23A、23B、26A、26B的任意一个都只测定晶体管泄漏电流，但是如图所示，在第一芯片11A上，在内部连接用输出焊盘14A和接地焊盘13A之间存在泄漏电阻40时，微小泄漏电流流到该泄漏电阻40，所以用第一电流计23A和第三电流计26A测定与晶体管泄漏电流重叠的微小泄漏电流。在此，如果取得用第一电流计23A或第三电流计26A的第一电流测定的结果和第二电流测定的结果的差值，就抵消晶体管的泄漏电流，检测正确的微小泄漏电流，结果判明泄漏电阻40的存在。
同样，在第二芯片11B上，在内部连接用输入焊盘14B和接地焊盘13B之间存在泄漏电阻时，如果取得用第一电流计23A或第四电流计26B的第一电流测定的结果和第二电流测定的结果的差值，就抵消晶体管的泄漏电流，检测正确的微小泄漏电流，结果判明泄漏电阻的存在。
在第一芯片11A上，在内部连接用输出焊盘14A和电源焊盘12A之间存在泄漏电阻时，在通过测试电路30而将内部连接用输出焊盘14A控制为L电平输出状态的状态下，用第一～第四电流计23A、23B、26A、26B实施第三电流测定，如果取得用第一电流计23A或第三电流计26A的第一电流测定的结果和第三电流测定的结果的差值，就抵消晶体管的泄漏电流而检测正确的微小泄漏电流，结果判明该泄漏电阻的存在。同样，在第二芯片11B上，在内部连接用输入焊盘14B和电源焊盘12B之间存在泄漏电阻时，如果取得用第一电流计23A或第三电流计26A的第一电流测定的结果和第三电流测定的结果的差值，就抵消晶体管的泄漏电流而检测正确的微小泄漏电流，结果判明泄漏电阻的存在。
如上所述，在图1的半导体集成电路10中，根据内部连接用输出焊盘14A的Hi-Z/H电平/L电平的各输出状态的电流测定结果，能正确地只检测芯片间导线接合引起的微小泄漏电流，阻止晶体管的阈值电压的下拉引起的IDDS增大如图导致的检查精度恶化。
须指出的是，第一和第二外部端子22A、22B统一为单一的外部端子时，在该单一的外部端子连接电流计，用该电流计测定从单一的电源流入的电流即可。此外，第三和第四外部端子25A、25B统一为单一的外部端子时，在该单一的外部端子连接电流计，用该电流计测定向单一的接地流出的电流即可。
第一芯片11A具有多个内部连接用输出焊盘，第二芯片11B具有多个内部连接用输入焊盘，第一芯片11A和第二芯片11B通过多个接合线电连接时，如果将从上述测试电路30输出的焊盘输出控制信号OUTP、OUTN向连接在各内部连接用输出焊盘上的CMOS输出电路分配，通过多个CMOS输出电路就能控制多个内部连接用输出焊盘的高阻抗输出状态、高电平输出状态和低电平输出状态，所以与上述同样，能正确地只检测芯片间导线接合引起的微小泄漏电流。但是，由于全部焊盘的输出同相，所以无法检测接合线间的泄漏电流。
图4表示本发明的半导体集成电路10的其他结构例。根据图4，n为2以上的整数时，第一芯片11A具有n个内部连接焊盘14A1～14An，第二芯片11B具有n个内部连接用输入焊盘14B1～14Bn，第一芯片11A和第二芯片11B由n个接合线171～17n电连接。第一外部端子22是第一芯片11A和第二芯片11B公共的电源端子，第二外部端子25是第一芯片11A和第二芯片11B公共的接地端子。图4中的41和42表示在接合线之间产生的泄漏电阻。须指出的是，为了图面的简化，省略了分别与内部连接用输出焊盘14A1～14An连接的CMOS输出电路、和分别与内部连接用输入焊盘14B1～14Bn连接的CMOS输出电路的图示。此外，图示也省略了通过CMOS输出电路而控制内部连接用输出焊盘14A1～14An的状态的测试电路。
根据图4，测试电路进行控制，以使n个焊盘输出PAD1～PADn的H电平输出状态和L电平输出状态在相邻焊盘交替。据此，能知道接合线之间的泄漏电阻41、42的存在。但是，无法判断是哪个接合线的泄漏。
图5表示图4中的n个焊盘输出PAD1～PADn的变形例。根据图5，测试电路进行控制，以使n个焊盘输出PAD1～PADn中的特定焊盘输出(例如PAD2)相对于其他焊盘输出，变为反相输出状态(例如，L电平输出状态)。据此，能知道接合线之间存在的泄漏电阻41的位置。
下面，说明具有为了实现接合线之间的泄漏电阻的检测容易化，在n个焊盘输出PAD1～PADn中依次切换成为L电平输出状态的焊盘输出的功能的测试电路。
图6、图7和图8表示在n＝4时具有这样的功能的测试电路的结构例。图6是表示分频电路200的结构，图7表示输出电平控制信号生成电路250的结构，图8表示焊盘输出控制信号生成电路300的结构。
图6的分频电路200由3个D触发器201、202、203构成，以将时钟信号CK分频，并且将5个信号D0、D1、D1B、D2、D2B供给输出电平控制信号生成电路250。
图7的输出电平控制信号生成电路250由4个NOR门251、252、253、254和4个AND门255、256、257、258构成，以生成与所述的C2对应的各焊盘的输出电平控制信号C21、C22、C23、C24。
图8的焊盘输出控制信号生成电路300由分别具有与图2的测试电路30同样结构的各焊盘的单位电路301、302、303、304和1个倒相电路109构成，以生成焊盘输出控制信号OUTP1、OUTN1、OUTP2、OUTN2、OUTP3、OUTN3、OUTP4、OUTN4。单位电路301、302、303、304从内部电路(不图示)取得内部输出信号OUT1、OUT2、OUT3、OUT4，并且取得公共的输出阻抗控制信号C1。须指出的是，在图8中，省略了信号线TE的下拉电阻的图示。
图9表示具有图6～图8的结构的测试电路的工作。由图9可知，依次切换在4个焊盘输出PAD1～PAD4中变为L电平输出状态的焊盘输出。
图10表示本发明的半导体集成电路10的其他结构例。根据图10，第一芯片11A具有三态缓冲器51A、输入缓冲器52A和内部连接焊盘14A，第二芯片11B具有三态缓冲器51B、输入缓冲器52B和内部连接焊盘14B。在第一芯片11A中，三态缓冲器51A的输出和输入缓冲器52A的输入连接在内部连接焊盘14A上。同样，在第二芯片11B中，三态缓冲器51B的输出和输入缓冲器52B的输入电连接在内部连接焊盘14B上。而且，第一芯片11A上的内部连接焊盘14A通过芯片间接合线17与第二芯片11B上的内部连接焊盘14B电连接。4个缓冲器51A、52A、51B、52B任意一个都是CMOS结构，OUTCA和OUTCB分别是将三态缓冲器51A、51B控制为Hi-Z输出状态的缓冲器输出控制信号。
根据图10，能实施从第一芯片11A上的三态缓冲器51A向第二芯片11B上的输入缓冲器52B的信号传送、和从第二芯片11B上的三态缓冲器51B向第一芯片11A上的输入缓冲器52A的信号传送。即，两芯片11A、11B之间的双向通信成为可能。第一芯片11A上的内部连接焊盘14A作为输出焊盘起作用时，第二芯片11B上的内部连接焊盘14B作为输入焊盘起作用，第二芯片11B上的内部连接焊盘14B作为输出焊盘起作用时，第一芯片11A上的内部连接焊盘14A作为输入焊盘起作用。
为了芯片间导线接合的检查，图10中的第一芯片11A具有控制内部连接焊盘14A的Hi-Z输出状态、H电平输出状态和L电平输出状态的测试电路(未图示)。而且，该测试电路的工作中，第二芯片11B上的三态缓冲器51B的输出被控制为Hi-Z输出状态。因此，与图1同样，根据内部连接焊盘14A的Hi-Z/H电平/L电平的各输出状态的电流测定的结果，能正确地只检测芯片间导线接合引起的微小泄漏电流。
须指出的是，无需赘言，本发明也能适用内置3个以上芯片的半导体集成电路。
工业可利用性
如上所述，本发明的半导体集成电路能不导致测试电路的增大而容易并且正确地检测出由芯片间导线接合所导致的泄漏电流，所以作为具有在同一封装中密封多个芯片的结构的LSI是有用的。

Claims (7)

1.一种半导体集成电路，具有第一芯片和第二芯片，
其特征在于，
上述第二芯片包括:
内部连接用输入焊盘；和
连接在上述内部连接用输入焊盘上的CMOS输入电路，
上述第一芯片包括:
通过接合线与上述内部连接用输入焊盘电连接的内部连接用输出焊盘；
连接在上述内部连接用输出焊盘上的CMOS输出电路；以及
通过上述CMOS输出电路来控制上述内部连接用输出焊盘的高阻抗输出状态、高电平输出状态以及低电平输出状态的测试电路。
2.根据权利要求1所述的半导体集成电路，其特征在于，
上述内部连接用输入焊盘也作为从上述第二芯片向上述第一芯片输送的信号的输出焊盘来使用，上述内部连接用输出焊盘也作为从上述第二芯片向上述第一芯片输送的信号的输入焊盘来使用。
3.一种半导体集成电路，具有第一芯片和第二芯片，
其特征在于，
上述第二芯片包括:
多个内部连接用输入焊盘；
分别连接在上述多个内部连接用输入焊盘上的多个CMOS输入电路；
上述第一芯片包括:
分别通过接合线与上述多个内部连接用输入焊盘电连接的多个内部连接用输出焊盘；
分别连接在上述多个内部连接用输出焊盘上的多个CMOS输出电路；
通过上述多个CMOS输出电路来控制上述多个内部连接用输出焊盘各自的高阻抗输出状态、高电平输出状态以及低电平输出状态的测试电路。
4.根据权利要求3所述的半导体集成电路，其特征在于，
上述测试电路具有进行控制以使上述多个内部连接用输出焊盘的高电平输出状态和低电平输出状态在相邻焊盘上交替的功能。
5.根据权利要求3所述的半导体集成电路，其特征在于，
上述测试电路具有进行控制以使仅上述多个内部连接用输出焊盘中的特定焊盘相对于其他焊盘成为反相输出状态的功能。
6.根据权利要求5所述的半导体集成电路，其特征在于，
上述测试电路还具有:在上述多个内部连接用输出焊盘中依次切换成为上述反相输出状态的焊盘的功能。
7.一种半导体集成电路的检查方法，其中，
上述半导体集成电路包括:
具有内部连接用输出焊盘的第一芯片；和
具有通过接合线与上述内部连接用输出焊盘电连接的内部连接用输入焊盘的第二芯片，
上述检查方法的特征在于，包括:
在将上述内部连接用输出焊盘控制为高阻抗输出状态的状态下，测定流经从电源至地线的路线的第一电流的步骤；
在将上述内部连接用输出焊盘控制为高电平输出状态的状态下，测定流经从电源至地线的路线的第二电流的步骤；
在将上述内部连接用输出焊盘控制为低电平输出状态的状态下，测定流经从电源至地线的路线的第三电流的步骤；以及
根据上述第一电流与上述第二电流之间的差值的大小、上述第一电流与上述第三电流之间的差值的大小来判断有无缺陷的步骤。
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