CN107783020A - 用于应力泄漏测量的电路和操作包括晶体管的器件的方法 - Google Patents

用于应力泄漏测量的电路和操作包括晶体管的器件的方法 Download PDF

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Abstract

公开了用于应力泄漏测量的电路和操作包括晶体管的器件的方法。根据实施例，一种电路包括：栅极驱动电路；输出晶体管以及耦接至栅极驱动电路的栅极；常通晶体管，该常通晶体管包括耦接至栅极驱动电路并耦接至输出晶体管的栅极的负载路径；以及上拉器件，其中，输出晶体管被配置成：当对耦接至输出晶体管的栅极的电流测试节点施加测量电压并且对常通晶体管的栅极施加关断电压时，在测试模式下提供测试泄漏电流；以及栅极驱动电路被配置成：当常通晶体管的栅极的电压经由上拉器件被上拉至上拉节点的电压时，在正常操作模式下向输出晶体管的栅极提供栅极驱动电压。

Description

用于应力泄漏测量的电路和操作包括晶体管的器件的方法
技术领域
本公开总体上涉及电子器件，更具体地，涉及用于应力(stress)泄漏测量的测试电路。
背景技术
电子器件遍布于从计算机到汽车的许多应用中。通常，电子器件具有指定的寿命并且预期在该时间内不会出故障。
制造缺陷可能会使电子器件偏离预期的性能或在电子器件的寿命期间的任意时间点处出故障。因此，通常在将电子器件运送给客户之前对电子器件进行测试以确保电子器件在由其规格说明设定的界限内运行。
缺陷可以被分类为内在缺陷或外在缺陷。外在缺陷是直接反映在电子器件的性能中的缺陷，并且通常在生产测试期间通过测量电子器件的性能并将其与规格说明进行比较来发觉。由于外在缺陷而损失的器件也称为早期失效(infant-mortality)。然而，某类型的制造缺陷在初始测试期间可能自身不会显露为正常使用故障，但是可能会使应用在电子器件寿命的后期出故障。这样的缺陷被称为内在缺陷，并且可以通过某些类型的应力测试来发觉。由于内在缺陷而损失的器件也称为成熟期失效(adult-mortality)。
常常期望可以在将具有内在缺陷的电子器件运送给客户之前将它们筛选出来，以避免使用这样的电子器件的应用中的系统故障。
发明内容
根据实施例，一种电路包括：栅极驱动电路；输出晶体管，该输出晶体管具有耦接在电源节点与输出节点之间的第一负载路径和耦接至栅极驱动电路的栅极；常通(normally-on)晶体管，该常通晶体管包括耦接至栅极驱动电路并耦接至输出晶体管的栅极的第二负载路径；以及上拉(pull-up)器件，该上拉器件耦接在常通晶体管的栅极与上拉节点之间，其中，输出晶体管被配置成：当对耦接至输出晶体管的栅极的电流测试节点施加测量电压并且对常通晶体管的栅极施加关断电压时，在测试模式下提供测试泄漏电流。栅极驱动电路被配置成：当常通晶体管的栅极的电压经由上拉器件被上拉至上拉节点的电压时，在正常操作模式下向输出晶体管的栅极提供栅极驱动电压。
附图说明
为了更全面地理解本发明及其优点，现在参照结合附图进行的以下描述，在附图中：
图1a示出了具有可用于线性电压调节器的拓扑的功率MOSFET系统；
图1b示出了图1a的包括泄漏应力测试电路的电路；
图1c示出了图1a的包括泄漏应力测试电路和用于允许正常操作的附加电路的电路；
图1d示出了图1a的电路的泄漏应力测试电路的可替选实现方式；
图2a示出了具有可用于高边驱动器的拓扑的功率MOSFET系统；
图2b示出了具有可用于低边驱动器的拓扑功率MOSFET系统；
图3a示出了根据本发明的实施例的、在栅极驱动电路与功率MOSFET栅极之间实现n型常通晶体管的、具有可用于线性电压调节器的拓扑的功率MOSFET系统的高电平电路示意图；
图3b示出了根据本发明的实施例的、泄漏应力测试配置中的功率MOSFET系统的高电平电路示意图；
图3c示出了根据本发明的实施例的、由ATE执行的泄漏应力测试配置中的功率MOSFET系统的高电平电路示意图；
图3d示出了用于对功率MOSFET系统执行泄漏应力测试的方法实施例的流程图；
图4a和图4b示出了根据本发明的另一实施例的、在栅极驱动电路输入端与功率MOSFET输入端之间实现n型常通晶体管的、具有可用于线性电压调节器的拓扑的功率MOSFET系统；
图5a和图5b示出了根据本发明的又一实施例的、在栅极驱动电路与功率MOSFET栅极之间实现n型常通晶体管的、具有可用于高边开关驱动器的拓扑的功率MOSFET系统；
图6a和图6b示出了根据本发明的又一实施例的、在栅极驱动电路输入端与功率MOSFET输入端之间实现n型常通晶体管的、具有可用于高边开关驱动器的拓扑的功率MOSFET系统；
图7a和图7b示出了根据本发明的又一实施例的、在栅极驱动电路与功率MOSFET栅极之间实现n型常通晶体管的、可以用于低边开关驱动器的拓扑的功率MOSFET系统；以及
图8示出了利用晶体管实现上拉元件的功率MOSFET系统。
不同图中的相应附图标记通常表示相应的部分，除非另有说明。各图被绘制成清楚地说明了优选实施例的相关方面，但不一定按比例绘制。为了更清楚地说明某些实施例，指示同一结构、材料或处理步骤的变型的字母可以跟随在图号之后。
具体实施方式
下面详细讨论当前优选实施例的制作和使用。然而，应当理解，本发明提供了可以在各种特定背景下实现的许多适用的发明构思。所讨论的特定实施例仅说明了制作和使用本发明的特定方式，而不限制本发明的范围。
将在特定背景下、关于优选实施例来描述本发明，即用于各种电路拓扑中的器件——包括功率金属氧化物半导体场效应晶体管(MOSFET)——的泄漏应力测试的系统和方法。本发明的实施例也可以应用于其他电路拓扑和其他FET类型。
在本发明的实施例中，功率MOSFET系统被配置成在生产测试期间执行泄漏应力测试。泄漏应力测试的结果可以用于检测功率MOSFET系统中的缺陷，并且可以用于筛选出有缺陷的部件。功率MOSFET系统包括耦接在栅极驱动电路与功率MOSFET的栅极之间的常通晶体管。根据一些实施例，在电路的正常操作期间，常通晶体管经由上拉电路保持导通，而不需要施加额外的驱动信号。在测试期间，对常通晶体管的栅极施加关断电压，以便将功率MOSFET的栅极与栅极驱动电路隔离以允许测量功率MOSFET的栅极泄漏电流。一些实施例在正常操作期间以及在保持功率MOSFET关断的断电状态期间可以不需要额外的电流。
功率MOSFET是能够处理大量功率的一种类型的MOSFET。功率MOSFET可以被实现为分立的器件，或者可以与其他部件集成为集成电路。功率MOSFET通常是大的器件，从而常常占据芯片面积的大部分。较大的硅面积可能与具有较高的缺陷概率相关联，这是因为在统计上，与较小的面积相比，缺陷将更可能存在于较大的面积中。因此，通常在生产中常常使用自动测试设备(ATE)来对每个器件进行测试，以评估器件的质量并对照器件规格说明来检查器件性能。在最小质量以下或者不满足规格说明要求的器件可以被分类为坏器件。另一方面，在最小质量以上或者满足规格说明要求的器件可以被分类为好器件。
在生成测试期间，可以通过对照器件的规格说明测试器件来检测外在缺陷。通常的测试包括导通电阻RDSon和关断电阻RDSoff。可以通过施加特定类型的应力测试来检测内在缺陷。例如，当在功率MOSFET的栅极与其源极和漏极之间施加应力电压时，通常的功率MOSFET可能会呈现小量的泄漏电流，通常为几纳安培。然而，在存在缺陷如栅极氧化缺陷的情况下，泄漏应力测试期间的泄漏电流可能会明显较高，并且可能会从几百纳安培至完全短路变化。因此，在生产测试期间以这种方式对功率MOSFET施加应力可以使得能够检测和筛选出有缺陷的器件。
图1a示出了具有可得益于泄漏应力测试的线性电压调节器拓扑的功率MOSFET102。在正常操作期间，包括晶体管106的栅极驱动电路控制功率MOSFET 102的栅极。流过晶体管106的极化电流Ictrl可以被镜像(mirrored)到流过功率MOSFET 102的负载路径的电流中。电阻器104可以在断电状态期间保持功率MOSFET 102关断。
对功率MOSFET 102执行泄漏应力测试包括：在功率MOSFET 102的栅极与功率MOSFET 102的源极和漏极之间施加应力电压；以及测量流过功率MOSFET 102的栅极的电流。然而，泄漏电流的测量受电阻器104的存在的影响，电阻器104可以传导比流过栅极的泄漏电流数量级高的电流。
测试电路可以被包含以允许图1a的电路的泄漏应力测试。图1b示出了图1a的包括泄漏应力测试电路的电路，泄漏应力测试电路由常断(normally-off)晶体管112、电阻器110以及电压源108和114表示。在泄漏应力测试期间，关断极化电流Ictrl，并且对功率MOSFET 102的源极和漏极施加应力电压V108。电阻器110上拉常断晶体管112的栅极，从而保持常断晶体管112关断。对功率MOSFET 102的栅极施加应力电压V114，并且测量电流Imeas并将其与预定阙值进行比较。由于常断晶体管112在泄漏应力测试期间关断，所以电阻器104的存在对电流Imeas可能不具有实质性的影响。
常常期望泄漏应力测试电路在正常操作期间不具有实质性的影响。图1c示出了图1a的包括泄漏应力测试电路和用于允许正常操作的附加电路的电路。在泄漏应力测试期间，图1c的电路可以被制成通过下述来以与图1b的电路类似的方式工作：关断偏置电流122和极化电流Ictrl，将功率MOSFET 102的源极和漏极连接至应力电压V108，并且将应力电压V114连接至功率MOSFET 102的栅极。在正常操作期间，偏置电流122下拉(pull down)常断晶体管112的栅极以导通常断晶体管112，从而允许极化电流Ictrl被镜像到功率MOSFET 102中。在断电状态期间，常断晶体管112和极化电流Ictrl关断。流过晶体管118的偏置电流Ibias_off用于将其镜像到晶体管116中以上拉功率MOSFET 102的栅极，从而关断功率MOSFET102。
在过去已经尝试了用于图1a的电路的泄漏应力测试的测试电路的其他实现方式。图1d示出了图1a的电路的泄漏应力测试的另一实现方式。如图1d所示，常断晶体管126与端子VIN串联放置。在泄漏应力测试期间，常断晶体管126可以被配置成防止来自电阻器104的电流影响电流泄漏测量。图1d的电路可以被制成通过下述来以与图1b的电路类似的方式工作：关断偏置电流128和极化电流Ictrl，将功率MOSFET 102的源极和漏极连接至应力电压V108，并且将应力电压V114连接至功率MOSFET 102的栅极。在正常操作期间，偏置电流128下拉常断晶体管126的栅极，从而导通常断晶体管126。在断电状态期间，偏置电流128被保持导通以完全关断常断晶体管126。
其他拓扑的功率MOSFET实现方式也可以实现生产期间的泄漏应力测试。图2a和图2b示出了利用其他栅极驱动电路拓扑的功率MOSFET。图2a示出了利用作为高边驱动器的典型特征的栅极驱动电路拓扑的功率MOSFET。在正常操作期间，包括晶体管230和232的栅极驱动电路控制功率MOSFET 102的栅极。功率MOSFET 102的栅极在晶体管230导通且晶体管232关断时被拉高，并且在晶体管230关断且晶体管232导通时被拉低。电容器CBTS可以用作自举电容器。
图2b示出了利用作为低边驱动器的典型特征的栅极驱动电路拓扑的功率MOSFET。在正常操作期间，包括晶体管230和232的栅极驱动电路控制功率MOSFET 202的栅极。功率MOSFET 202的栅极在晶体管230导通且晶体管232关断时被拉高，并且在晶体管230关断且晶体管232导通时被拉低。
在各种实施例中，通过经由常通晶体管将测量的晶体管的电流与驱动电流隔离来执行栅极泄漏测量。常通晶体管可以被配置成在正常操作期间和在测试和/或支撑电路不消耗额外电流的断电状态期间保持导通。
某些类型的晶体管如耗尽型NMOS晶体管、结型场效应晶体管(JFET)和氮化镓(GaN)高电子迁移率晶体管(HEMT)表现为“常通”器件，这是因为当在晶体管的栅极与源极之间施加零伏时，它们处于导通状态。为了关断这些晶体管，在晶体管的栅极与源极之间施加足够高的负栅极电压。例如，在GaN HEMT的情况下，该反向电压可以在约-5V至约-8V之间；然而，在一些器件中，也可以存在该范围之外的关断电压。
在实施例断电状态下，激活的器件可以被关断或使用降低的功率进行操作。例如，通过经由电阻器104与常通晶体管302的负载路径将功率MOSFET 102的栅极和源极耦接在一起，功率MOSFET 102在断电状态下被关断。
图3a至图3d示出了根据本发明的实施例的功率MOSFET系统300。功率MOSFET系统300包括：功率MOSFET；栅极驱动电路，被配置成控制功率MOSFET的栅极；以及常通晶体管，被配置成防止泄露应力测试期间在驱动电路与功率MOSFET的栅极之间的电流流动。附加的泄露应力测试电路在正常操作期间和在断电状态期间可以不需要额外的电流。
图3a示出了根据本发明的实施例的功率MOSFET系统300的高电平电路示意图。功率MOSFET系统300具有可以用于线性电压调节器的拓扑并且包括栅极驱动电路306、常通晶体管302、上拉电阻器304和功率MOSFET 102。栅极驱动电路306包括晶体管106和上拉电阻器104。
在正常操作期间，上拉电阻器304将常通晶体管302的栅极上拉至大于或等于常通晶体管302的阙值电压的电压，从而保持常通晶体管302导通。一些实施例将常通晶体管302的栅极上拉至端子VIN。可替选地，可以使用其他节点或电压基准。栅极驱动电路306可以例如通过将流过晶体管106的极化电流Ictrl镜像到流过功率MOSFET 102的负载路径的电流中来控制功率MOSFET 102的栅极。
在断电状态期间，即使常通晶体管302的栅源电压(Vgs)可能为零，常通晶体管也保持导通，从而允许电流流过常通晶体管302的负载路径。因此，电阻器104可以通过保持功率MOSFET 102的Vgs接近零来保持功率MOSFET 102关断。
功率MOSFET 102可以是常断的p型晶体管。在本发明的实施例中，功率MOSFET 102可以使用n型或p型晶体管、常通或常断晶体管和高电压晶体管或低电压晶体管来实现，包括但不限于MOSFET、功率MOSFET、JFET、HEMT(如GaN HEMT)和绝缘栅双极晶体管(IGBT)。可替选地，可以使用其他晶体管类型。可以根据要设计的特定系统的规格说明和电压电平来选择使用哪种晶体管，并且可以对电路进行适当的调整以适应特定的器件类型。功率MOSFET 102可以位于集成电路内部，或者可替选地，可以是集成电路外部的部件。
常通晶体管302可以是耗尽型NMOS晶体管。在本发明的实施例中，常通晶体管302可以使用n型或p型晶体管来实现，包括但不限于耗尽型MOSFET、JFET、HEMT(如GaN HEMT)和IGBT。可替选地，可以使用其他常通晶体管类型。可以根据要设计的特定系统的规格说明来选择使用哪种晶体管，并且可以对电路进行适当的调整以适应特定的器件类型。常通晶体管302可以位于集成电路内部，或者可替选地，可以是集成电路外部的部件。
栅极驱动电路306耦接至功率MOSFET 102的栅极端子，并且能够对功率MOSFET102的栅极施加电压VGD以根据电压VGD值来导通或关断功率MOSFET 102。可以选择电压VGD以在线性区域中操作功率MOSFET 102。可替选地，电压VGD可以例如以100kHz的频率来接通和关断。也可以使用其他频率。
栅极驱动电路306可以利用晶体管106和电阻器104来实现。晶体管106可以是电流镜像配置以将极化电流Ictrl的缩放版本拷贝到功率MOSFET 102中。电阻器104可以具有100kΩ的电阻值并且可以被配置成在断电状态期间保持功率MOSFET 102关断。电阻器104可以使用其他电阻值。可替选地，可以使用本领域中已知的其他上拉机构，如基于MOS和BJT晶体管的电流发生器。
实现常通晶体管以防止在泄漏应力测试期间电流从栅极驱动电路流动至功率MOSFET的栅极的实施例可以具有许多优点。例如，实施例在正常操作期间或者在断电状态期间可以不需要额外的电流。此外，可以不需要附加电路来允许正常操作和断电状态期间的正确行为。
图3b示出了根据本发明的实施例的、泄漏应力测试配置中的功率MOSFET系统300的高电平电路示意图。在泄漏应力测试期间，常通晶体管302被关断以防止来自栅极驱动电路306的电流影响电流Imeas。电源108可以对功率MOSFET 102的源极和漏极施加例如8V的应力电压V108，并且电路308可以对功率MOSFET 102的栅极施加例如2V的应力电压V308。应力电压V108和V308可以使用其他值。施加至功率MOSFET 102的总电压应力Vstress由下式给出：
Vstress＝V108－V308 (1)
电源310被配置成对常通晶体管302的栅极施加电压V310以确保常通晶体管302在泄漏应力测试期间关断。电压V310可以为例如0V，其与处于例如2V的电压V308结合将使常通晶体管302的Vgs为-2V。可以使用其他电压。电源310可以是电荷泵、调节器或本领域中已知的任何其他电压源。电源310可以位于包括功率MOSFET 102的集成电路内部，可以是功率MOSFET系统300内部的分立部件，或者可以是在外部供给的电压。一些实施例可以从自动测试设备(ATE)或从外部电源供给电压V310。
电源108被配置成对功率MOSFET 102的源极和漏极施加电压V108。电压V108可以是8V。可以使用其他电压。电源108可以是电荷泵、调节器或本领域中已知的任何其他电压源。电源108可以位于包括功率MOSFET 102的集成电路内部，可以是功率MOSFET系统300内部的分立部件，或者可以是在外部供给的电压。一些实施例可以从自动测试设备(ATE)或从外部电源供给电压V108。
电路308可以被配置成对功率MOSFET 102的栅极施加电压V308，同时测量电流Imeas。电流Imeas可以由电路309以本领域中已知的任何方式来测试。例如，电路309可以包括已知电阻的电阻器和电压测量电路，该电压测量电路被配置成测量由电流Imeas在已知电阻器两端产生的电压降。电压V308可以是2V。可以使用其他电压。电路108可以包括电荷泵、调节器或本领域中已知的任何其他电压源，并且可以包括用于测量电流Imeas的电路。电路308可以位于包括功率MOSFET 102的集成电路内部，可以是功率MOSFET系统300内部的分立部件，或者可以是在外部供给的电压。一些实施例可以使用自动测试设备(ATE)或外部电源和测量设备来供给电压V308并测量电流Imeas。
本发明的实施例可以在相对于整个功率MOSFET的面积而言较小的芯片面积中实现泄漏应力测试电路。对于给定的缺陷密度，较小的芯片可以比较大的芯片具有较少数量的缺陷。芯片总面积的少量增加对在这样的芯片中具有缺陷的概率的增大可能不具有实质性影响。
图3c示出了根据本发明的实施例的、由ATE执行的泄漏应力测试配置中的功率MOSFET系统300的高电平电路示意图。如图3c所示，ATE312可以包括用于提供电压V310、电压V108和电压V308以及测量电流Imeas的电源310、电源108和电路308。ATE 312还可以将电流Imeas与参考电流Iref进行比较以确定功率MOSFET 102的栅极漏电流是否小于参考电流Iref。可以利用例如比较器在硬件中实现电流Imeas和参考电流Iref的比较。可替选地，可以在软件中或者利用混合信号方法来实现电流Imeas和参考电流Iref的比较。例如，电流Imeas可以通过使用模拟至数字转换器(ADC)被转换成数字形式并且被数字化处理。在这样的情况下，可以将参考电流Iref的值存储在寄存器或其他存储介质中。
图3d示出了用于对功率MOSFET系统执行泄漏应力测试的实施例方法380的流程图。方法380可以以功率MOSFET系统300来实现，但是其也可以以其他电路架构以及以本领域中已知的其他方式来实现。方法380可以利用ATE或其他外部设备、利用功率MOSFET系统内部的电路或利用其组合来实现。随后的讨论假定如图3a至图3c中所示的功率MOSFET系统300实现用于执行泄漏应力测试的方法380。
步骤382关断耦接至被测晶体管(如功率MOSFET 102)的栅极的常通晶体管(如常通晶体管302)，以防止来自耦接至被测晶体管的栅极的其他电路(如栅极驱动电路306)的电流影响泄漏应力电流(如电流Imeas)。可以由例如电源310来关断常通晶体管。
步骤384在被测晶体管的栅极与被测晶体管的源极和漏极之间施加应力电压。所施加的应力电压可以为正或为负。应力电压可以由例如电路308和电源108来施加。步骤384也可以在步骤382之前发生或与步骤382同时发生。
步骤386测量泄漏应力电流。可以通过让泄漏应力电流通过已知电阻器并测量已知电阻器两端的电压来实现电流测量。可以应用本领域中已知的用于测量电流的其他方法。
步骤388将泄漏应力电流与参考电流进行比较以确定被测晶体管中是否存在缺陷。如果泄漏应力电流低于参考电流，则被测晶体管可能没有在泄漏应力测试中通常反映的缺陷并且可以在步骤390中被分类为好单元。否则，如果泄漏应力电流等于或大于参考电流，则被测晶体管可能具有缺陷并且可以在步骤392中被分类为坏单元。由于泄漏应力电流可以取决于在步骤384中施加的应力电压为正还是为负而不同，因此步骤388使用绝对值的数学符号来表示泄漏应力电流的量值是感兴趣的参数。
用于执行泄漏应力测试的方法的各种实施例的优点包括：它们可以由ATE来执行，但是也可以由合并至包括功率MOSFET的集成装置中的电路来执行。根据本发明的用于执行泄漏应力测试的方法还可以使用分立电路和定制电路来实现。
本发明的实施例可以通过在功率MOSFET系统的不同地方实现常通晶体管来防止在泄漏应力测试期间电流从栅极驱动电路流动至功率MOSFET的栅极中。图4a和图4b示出了根据本发明的实施例的、在栅极驱动电路输入端与功率MOSFET输入端之间实现n型常通晶体管的功率MOSFET系统400。功率MOSFET系统400具有线性电压调节器拓扑并且包括栅极驱动电路306、常通晶体管302、上拉电阻器404、额外的偏置电路410和功率MOSFET 102。
功率MOSFET系统400可以以与功率MOSFET系统300类似的方式来操作，并且可以实现用于执行泄漏应力测试的方法380。然而，功率MOSFET系统400可以使用偏置电路410来确保常通晶体管302的负载路径两端的电压降较小。
图4a示出了功率MOSFET系统400的高电平电路示意图。在正常操作期间，上拉电阻器404上拉常通晶体管302的栅极，从而保持常通晶体管302导通。偏置电路410可以用于确保常通晶体管302在其负载路径两端不会呈现大的电压降。栅极驱动电路306可以例如通过将流过晶体管106的极化电流Ictrl镜像到流过功率MOSFET 102的负载路径的电流中来控制功率MOSFET 102的栅极。
在断电状态期间，常通晶体管302保持导通，从而允许电流流过常通晶体管302的负载路径。在断电状态期间，偏置电路410可以关断。因此，电阻器104可以通过保持功率MOSFET 102的Vgs接近零来保持功率MOSFET 102关断。
偏置电路410可以用于减小常通晶体管302的RDSon。偏置电路410可以使用电荷泵来实现。可替选地，偏置电路410可以使用本领域中已知的任何其他方式来实现。
图4b示出了根据本发明的实施例的、泄漏应力测试配置中的功率MOSFET系统400的高电平电路示意图。在泄漏应力测试期间，通过对常通晶体管302的栅极施加电压V406来关断常通晶体管302，以防止来自栅极驱动电路306的电流影响电流Imeas。电压V406可以为0V，但是也可以使用其他值。电源108可以对功率MOSFET 102的源极和漏极施加例如8V的应力电压V108，并且电路308可以对功率MOSFET 102的栅极施加通常2V的应力电压V308。在泄漏应力测试期间，极化电流Ictrl可以关断。
电源406被配置成对常通晶体管302的栅极施加电压V406以确保常通晶体管302在泄漏应力测试期间关断。电压V406可以为例如0V。可以使用其他电压。电源406可以是电荷泵、调节器或本领域中已知的任何其他电压源。电源406可以位于包括功率MOSFET 102的集成电路内部，可以是功率MOSFET系统400内部的分立部件，或者可以是在外部供给的电压。一些实施例可以从自动测试设备(ATE)或从外部电源供给电压V406。
本发明的实施例还可以利用各种类型的栅极驱动电路来实现。图5a和图5b示出了具有可以用于高边开关配置的栅极驱动电路的功率MOSFET系统500。功率MOSFET系统500包括栅极驱动电路506、常通晶体管302、上拉电阻器504、电容器512、额外的偏置电路410和功率MOSFET 102。
功率MOSFET系统500可以以与功率MOSFET系统300类似的方式来操作，并且可以实现用于执行泄漏应力测试的方法380。然而，功率MOSFET系统500可以使用晶体管230和232代替极化电流来控制功率MOSFET 102的栅极。
图5a示出了功率MOSFET系统500的高电平电路示意图。在正常操作期间，上拉电阻器504上拉常通晶体管302的栅极，从而保持常通晶体管302导通。偏置电路410可以用于确保常通晶体管302在其负载路径两端不会呈现大的电压降。栅极驱动电路506可以控制功率MOSFET 102的栅极。电容器512可以用作槽路电容器以在由栅极驱动电路506引起的快速转换期间保持常通晶体管302导通。
在实施例断电状态期间，常通晶体管302保持导通，从而允许电流流过常通晶体管302的负载路径。在断电状态期间，偏置电路410可以关断。因此，电阻器104可以通过保持功率MOSFET 102的Vgs接近零来保持功率MOSFET 102关断。
栅极驱动电路506可以利用晶体管230和232以及电阻器104来实现。晶体管230和232可以以异相的方式来导通或关断，从而导通或关断功率MOSFET 102。例如，导通晶体管230并关断晶体管232可以关断功率MOSFET 102。关断晶体管230并导通晶体管232可以导通功率MOSFET 102。可替选地，晶体管230和232可以以例如100kHz的频率来导通和关断，从而以相同的频率导通和关断功率MOSFET 102。可以使用其他频率。可以使用不同的调制方案，例如PWM、PFM和本领域中已知的其他调制方案。电阻器104可以被配置成在断电状态期间保持功率MOSFET 102关断。
图5b示出了根据本发明的实施例的、泄漏应力测试配置中的功率MOSFET系统500的高电平电路示意图。在泄漏应力测试期间，通过对常通晶体管302的栅极施加电压V406来关断常通晶体管302以防止来自栅极驱动电路306的电流影响电流Imeas。电源406可以施加例如0V的电压V406。电源108可以对功率MOSFET 102的源极和漏极施加例如8V的应力电压V108，并且电路308可以对功率MOSFET 102的栅极施加例如2V的应力电压V308，并且测量电流Imeas。
图6a和图6b示出了根据本发明的实施例的、在栅极驱动电路输入端与功率MOSFET输入端之间实现n型常通晶体管的功率MOSFET系统600，其中，栅极驱动电路可以用于高边开关配置。功率MOSFET系统600包括栅极驱动电路506、常通晶体管302、上拉电阻器404、偏置电路410和功率MOSFET 102。
功率MOSFET系统600可以以与功率MOSFET系统400类似的方式来操作，并且可以实现用于执行泄漏应力测试的方法380。然而，功率MOSFET系统600可以使用晶体管230和232代替极化电流来控制功率MOSFET 102的栅极。
图6a示出了功率MOSFET系统600的高电平电路示意图。在正常操作期间，上拉电阻器404上拉常通晶体管302的栅极，从而保持常通晶体管302导通。偏置电路410可以用于确保常通晶体管302在其负载路径两端不会呈现大的电压降。栅极驱动电路506可以控制功率MOSFET 102的栅极。在断电状态期间，常通晶体管302保持导通，从而允许电流流过常通晶体管302的负载路径。在断电状态期间，偏置电路410可以关断。因此，电阻器104可以通过保持功率MOSFET 102的Vgs接近零来保持功率MOSFET 102关断。
图6b示出了根据本发明的实施例的、泄漏应力测试配置中的功率MOSFET系统600的高电平电路示意图。在泄漏应力测试期间，通过对常通晶体管302的栅极施加例如0V的电压V406来关断常通晶体管302，以防止来自栅极驱动电路506的电流影响电流Imeas。电压V406可以由电源406来施加。电源108可以对功率MOSFET 102的源极和漏极施加例如8V的应力电压V108，并且电路308可以对功率MOSFET 102的栅极施加例如2V的应力电压V308，并且测量电流Imeas。可以使用其他电压。
本发明的实施例还可以以低边驱动器拓扑来实现。图7a和图7b示出了具有可以用于低边开关配置的栅极驱动电路的功率MOSFET系统700。功率MOSFET系统700包括栅极驱动电路706、常通晶体管302、上拉电阻器704、偏置电路410和功率MOSFET 202。栅极驱动电路706包括晶体管230和232以及下拉电阻器722。
图7a示出了功率MOSFET系统700的高电平电路示意图。在正常操作期间，上拉电阻器704上拉常通晶体管302的栅极，从而保持常通晶体管302导通。偏置电路410可以用于确保常通晶体管302在其负载路径两端不会呈现大的电压降。栅极驱动电路706可以控制功率MOSFET 102的栅极。在断电状态期间，常通晶体管302保持导通，从而允许电流流过常通晶体管302的负载路径。在断电状态期间，偏置电路410可以关断。因此，电阻器722可以通过保持功率MOSFET 202的Vgs接近零来保持功率MOSFET 202关断。
图7b示出了根据本发明的实施例的、泄漏应力测试配置中的功率MOSFET系统700的高电平电路示意图。在泄漏应力测试期间，常通晶体管302被关断以防止来自栅极驱动电路706的电流影响电流Imeas。可以通过对常通晶体管302的栅极施加例如0V的电压V706并且导通可以在常通晶体管302处产生负Vgs的晶体管230来关断常通晶体管302。电压V706可以由电源706来施加。功率MOSFET 202的漏极可以连接至功率MOSFET 202的源极，并且电路708可以对功率MOSFET 202的栅极施加例如6V的应力电压V708，并且测量电流Imeas。
本发明的实施例可以实现上拉元件，该上拉元件被配置成利用除电阻器以外的部件来上拉常通晶体管的栅极。图8示出了利用晶体管实现上拉元件的功率MOSFET系统800。功率MOSFET系统800包括栅极驱动电路706、常通晶体管302、上拉电阻器804、偏置电路410和功率MOSFET 202。栅极驱动电路706包括晶体管230和232以及下拉电阻器722。
功率MOSFET系统800可以以与功率MOSFET系统700类似的方式来操作，并且可以实现用于执行泄漏应力测试的方法380。然而，功率MOSFET系统800可以使用晶体管804代替电阻器704来上拉常通晶体管302的栅极。可以使用本领域中已知的其他上拉元件。
一个总体方面包括一种电路，该电路包括：栅极驱动电路；输出晶体管，该输出晶体管具有耦接在电源节点与输出节点之间的第一负载路径和耦接至栅极驱动电路的栅极；常通晶体管，该常通晶体管包括耦接至栅极驱动电路并耦接至输出晶体管的栅极的第二负载路径；以及上拉器件，该上拉器件耦接在常通晶体管的栅极与上拉节点之间，其中，输出晶体管被配置成：当对耦接至输出晶体管的栅极的电流测试节点施加测量电压并且对常通晶体管的栅极施加关断电压时，在测试模式下提供测试泄漏电流；以及栅极驱动电路被配置成：当常通晶体管的栅极的电压经由上拉器件被上拉至上拉节点的电压时，在正常操作模式下向输出晶体管的栅极提供栅极驱动电压。
实现方式可以包括以下特征中的一个或更多个特征。在该电路中，上拉器件包括电阻器，并且常通晶体管包括耗尽型MOS晶体管。在该电路中，耗尽型MOS晶体管是NMOS晶体管。该电路还包括：耦接至常通晶体管的栅极的第一电压发生器，该第一电压发生器被配置成提供关断电压；以及耦接至电流测试节点的第二电路，该第二电路包括被配置成提供测量电压的第二电压发生器和被配置成测量测试泄漏电流的电流测量电路。在该电路中，第一电压发生器提供关断电压，同时第二电压发生器提供测量电压并且电流测量电路测量测试泄漏电流。在该电路中，当测试泄漏电流大于参考电流时，该电路被分类为具有缺陷。在该电路中，第一电压发生器和第二电路是自动测试设备(ATE)的电路。在该电路中，第一电压发生器和第二电路是具有相同集成电路的电路。在该电路中，测试泄漏电流为负，关断电压为负，并且测量电压为零。在该电路中，输出晶体管包括NMOS晶体管，该NMOS晶体管具有耦接至地的第二源极和第二漏极；并且栅极驱动电路包括耦接至栅极驱动电路的输出端的第三晶体管和耦接至栅极驱动电路的输出端的第四晶体管。在该电路中，输出晶体管是PMOS晶体管，并且栅极驱动电路包括耦接至栅极驱动电路的输出端的第三晶体管和耦接至栅极驱动电路的输出端的第四晶体管。在该电路中，第二负载路径耦接在栅极驱动电路与输出晶体管的电源节点之间；并且上拉节点包括电源节点。该电路还包括耦接至常通晶体管的栅极的偏置电路，其中，第二负载路径耦接在栅极驱动电路与输出晶体管的栅极之间。在该电路中，输出晶体管是PMOS晶体管；并且栅极驱动电路包括耦接至栅极驱动电路的输出端的第三晶体管，该第三晶体管被配置成将极化电流镜像到第一负载路径中。在该电路中，第二负载路径耦接在栅极驱动电路与输出晶体管的源极之间；并且上拉节点包括输出晶体管的源极。在该电路中，第二负载路径耦接在栅极驱动电路与输出晶体管的栅极之间；并且上拉节点包括电源节点。在该电路中，栅极驱动电路被配置成：在断电状态下，当常通晶体管的栅极的电压经由上拉器件被上拉至上拉节点时，向输出晶体管的栅极提供栅极驱动电压。在该电路中，上拉器件包括晶体管。
另一总体方面包括一种操作包括第一晶体管的器件的方法，该方法包括：执行泄漏应力测试操作，该泄漏应力测试操作包括：通过关断耦接至第一晶体管的栅极并耦接至第三电路的常通晶体管来防止电流在第一晶体管的栅极与第三电路之间流动，对第一晶体管的栅极施加第一应力电压，以及测量从第一晶体管的栅极流出的第一电流；以及执行正常操作，该正常操作包括导通常通晶体管。
实现方式可以包括以下特征中的一个或更多个特征。该方法还包括执行断电操作，该断电操作包括导通常通晶体管。在该方法中，泄漏应力测试操作还包括对第一晶体管的源极施加第二应力电压。在该方法中，第一晶体管的源极耦接至第一晶体管的漏极。在该方法中，第三电路控制第一晶体管的栅极；施加第一应力电压包括施加8V；并且施加第二应力电压包括施加2V。在该方法中，导通常通晶体管包括将常通晶体管的栅极上拉至上拉节点。在该方法中，上拉节点耦接至常通晶体管的源极。在该方法中，导通常通晶体管包括通过偏置电路来上拉常通晶体管的栅极。在该方法中，导通常通晶体管包括将常通晶体管的栅极上拉至第一晶体管的源极。该方法还包括：如果第一电流低于预定电流，则将器件分类为好器件，并且如果第一电流高于预定电流，则将器件分类为坏器件。
又一总体方面包括一种电路，该电路包括集成电路，该集成电路包括：第一电路；输出晶体管，该输出晶体管具有耦接在电源节点与输出节点之间的第一负载路径和耦接至第一电路的栅极；耦接至输出晶体管的栅极的第一测试节点；耗尽型NMOS晶体管，该耗尽型NMOS晶体管包括耦接在第一电路与输出晶体管的栅极之间的第二负载路径；耦接至耗尽型NMOS晶体管的栅极的第二测试节点；以及上拉元件，该上拉元件耦接在耗尽型NMOS晶体管的栅极与上拉节点之间。
实现方式可以包括以下特征中的一个或更多个特征。该电路还包括：第一电压发生器，该第一电压发生器耦接至第二测试节点并且被配置成提供第一应力电压；第二电压发生器，该第二电压发生器耦接至第一测试节点并且被配置成提供测量电压；以及电流测量电路，该电流测量电路耦接至第二电压发生器并且被配置成测量泄漏电流。在该电路中，上拉元件包括晶体管。
虽然已经参照说明性的实施例描述了本发明，但是该描述不旨在以限制性的意义被解释。在参考说明书时，说明性的实施例的各种修改和组合以及本发明的其他实施例对本领域技术人员而言将是明显的。因此，所附的权利要求旨在包含任何这样的修改或实施例。

Claims (31)

1.一种用于应力泄漏测量的电路，包括：
栅极驱动电路；
输出晶体管，所述输出晶体管具有耦接在电源节点与输出节点之间的第一负载路径和耦接至所述栅极驱动电路的栅极；
常通晶体管，所述常通晶体管包括耦接至所述栅极驱动电路并耦接至所述输出晶体管的栅极的第二负载路径；以及
上拉器件，所述上拉器件耦接在所述常通晶体管的栅极与上拉节点之间，其中，
所述输出晶体管被配置成：当对耦接至所述输出晶体管的栅极的电流测试节点施加测量电压并且对所述常通晶体管的栅极施加关断电压时，在测试模式下提供测试泄漏电流；以及
所述栅极驱动电路被配置成：当所述常通晶体管的栅极的电压经由所述上拉器件被上拉至所述上拉节点的电压时，在正常操作模式下向所述输出晶体管的栅极提供栅极驱动电压。
2.根据权利要求1所述的电路，其中，
所述上拉器件包括电阻器，以及
所述常通晶体管包括耗尽型MOS晶体管。
3.根据权利要求2所述的电路，其中，所述耗尽型MOS晶体管是NMOS晶体管。
4.根据权利要求1所述的电路，还包括：
耦接至所述常通晶体管的栅极的第一电压发生器，所述第一电压发生器被配置成提供所述关断电压；以及
耦接至所述电流测试节点的第二电路，所述第二电路包括被配置成提供所述测量电压的第二电压发生器和被配置成测量所述测试泄漏电流的电流测量电路。
5.根据权利要求4所述的电路，其中，所述第一电压发生器提供所述关断电压，同时所述第二电压发生器提供所述测量电压并且所述电流测量电路测量所述测试泄漏电流。
6.根据权利要求5所述的电路，其中，当所述测试泄漏电流大于参考电流时，所述电路被分类为具有缺陷。
7.根据权利要求4所述的电路，其中，所述第一电压发生器和所述第二电路是自动测试设备ATE的电路。
8.根据权利要求4所述的电路，其中，所述第一电压发生器和所述第二电路是具有相同集成电路的电路。
9.根据权利要求4所述的电路，其中，
所述测试泄漏电流为负，
所述关断电压为负，以及
所述测量电压为零。
10.根据权利要求1所述的电路，其中，
所述输出晶体管包括NMOS晶体管，所述NMOS晶体管具有第二漏极和耦接至地的第二源极；以及
所述栅极驱动电路包括：
耦接至所述栅极驱动电路的输出端的第三晶体管，以及
耦接至所述栅极驱动电路的输出端的第四晶体管。
11.根据权利要求1所述的电路，其中，
所述输出晶体管是PMOS晶体管；以及
所述栅极驱动电路包括：
耦接至所述栅极驱动电路的输出端的第三晶体管，以及
耦接至所述栅极驱动电路的输出端的第四晶体管。
12.根据权利要求11所述的电路，其中，
所述第二负载路径耦接在所述栅极驱动电路与所述输出晶体管的电源节点之间；以及
所述上拉节点包括所述电源节点。
13.根据权利要求11所述的电路，还包括：耦接至所述常通晶体管的栅极的偏置电路，其中，所述第二负载路径耦接在所述栅极驱动电路与所述输出晶体管的栅极之间。
14.根据权利要求1所述的电路，其中，
所述输出晶体管是PMOS晶体管；以及
所述栅极驱动电路包括耦接至所述栅极驱动电路的输出端的第三晶体管，所述第三晶体管被配置成将极化电流镜像到所述第一负载路径中。
15.根据权利要求14所述的电路，其中，
所述第二负载路径耦接在所述栅极驱动电路与所述输出晶体管的源极之间；以及
所述上拉节点包括所述输出晶体管的源极。
16.根据权利要求14所述的电路，其中，
所述第二负载路径耦接在所述栅极驱动电路与所述输出晶体管的栅极之间；以及
所述上拉节点包括所述电源节点。
17.根据权利要求1所述的电路，其中，所述栅极驱动电路被配置成：在断电状态下，当所述常通晶体管的栅极的电压经由所述上拉器件被上拉至所述上拉节点时，向所述输出晶体管的栅极提供栅极驱动电压。
18.根据权利要求1所述的电路，其中，所述上拉器件包括晶体管。
19.一种操作包括第一晶体管的器件的方法，所述方法包括：
执行泄漏应力测试操作，所述泄漏应力测试操作包括：
通过关断耦接至所述第一晶体管的栅极并耦接至第三电路的常通晶体管来防止电流在所述第一晶体管的栅极与所述第三电路之间流动，
对所述第一晶体管的栅极施加第一应力电压，以及
测量从所述第一晶体管的栅极流出的第一电流；以及
执行正常操作，所述正常操作包括导通所述常通晶体管。
20.根据权利要求19所述的方法，还包括：执行断电操作，所述断电操作包括导通所述常通晶体管。
21.根据权利要求19所述的方法，其中，所述泄漏应力测试操作还包括对所述第一晶体管的源极施加第二应力电压。
22.根据权利要求21所述的方法，其中，所述第一晶体管的源极耦接至所述第一晶体管的漏极。
23.根据权利要求21所述的方法，其中，
所述第三电路控制所述第一晶体管的栅极；
施加所述第一应力电压包括施加8V的电压；以及
施加所述第二应力电压包括施加2V的电压。
24.根据权利要求19所述的方法，其中，所述导通所述常通晶体管包括将所述常通晶体管的栅极上拉至上拉节点。
25.根据权利要求24所述的方法，其中，所述上拉节点耦接至所述常通晶体管的源极。
26.根据权利要求19所述的方法，其中，所述导通所述常通晶体管包括通过偏置电路来上拉所述常通晶体管的栅极。
27.根据权利要求19所述的方法，其中，所述导通所述常通晶体管包括将所述常通晶体管的栅极上拉至所述第一晶体管的源极。
28.根据权利要求19所述的方法，还包括：如果所述第一电流低于预定电流，则将所述器件分类为好器件，以及如果所述第一电流高于所述预定电流，则将所述器件分类为坏器件。
29.一种用于应力泄漏测量的电路，包括：
集成电路，所述集成电路包括：
第一电路；
输出晶体管，所述输出晶体管具有耦接在电源节点与输出节点之间的第一负载路径和耦接至所述第一电路的栅极；
第一测试节点，所述第一测试节点耦接至所述输出晶体管的栅极；
耗尽型NMOS晶体管，所述耗尽型NMOS晶体管包括耦接在所述第一电路与所述输出晶体管的栅极之间的第二负载路径；
第二测试节点，所述第二测试节点耦接至所述耗尽型NMOS晶体管的栅极；以及
上拉元件，所述上拉元件耦接在所述耗尽型NMOS晶体管的栅极与上拉节点之间。
30.根据权利要求29所述的电路，还包括：
第一电压发生器，所述第一电压发生器耦接至所述第二测试节点并且被配置成提供第一应力电压；
第二电压发生器，所述第二电压发生器耦接至所述第一测试节点并且被配置成提供测量电压；以及
电流测量电路，所述电流测量电路耦接至所述第二电压发生器并且被配置成测量泄漏电流。
31.根据权利要求29所述的电路，其中，所述上拉元件包括晶体管。
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