JP4549372B2 - 漏れ電流測定方法及び装置 - Google Patents

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Description

本発明は、漏れ電流測定方法及び装置に関する。
従来のＰ-Ｎ接合漏れ電流の測定方法は、計測装備が許容する電流の測定水準を勘案してテスト構造のサイズを決定する。通常、正確な漏れ電流を測定するためには、１０-１２Ａ以上の漏れ電流を有するようにＰ-Ｎ接合を形成しなければならない。
従って、一般のＰ-Ｎ接合の漏れ電流が１０-１８〜１０-１５Ａ／μｍ２であることを勘案すれば、広い面積のテスト構造が必要であることが分かる。
これは面積が小さな特定パターンに対する漏れ電流を測定するためには、数千〜数万のパターンをアレイ状に形成しなければ、漏れ電流の測定が不可能であることを意味する。
そのため、従来の漏れ電流の測定方法は、正確な漏れ電流の測定のために広い面積のテスト構造が求められ、実際に用いられる素子の漏れ電流を直接測定できず、アレイ状に測定して平均値により評価するしかないという問題がある。
本発明は上記事情に鑑みてなされたものであって、その目的とするところは、漏れ電流を測定する必要がある半導体素子に対して直接漏れ電流を測定できる漏れ電流測定方法及び装置を提供することにある。
また、本発明の他の目的は、テスト構造の面積を最小化できる漏れ電流測定方法及び装置を提供することにある。
上記目的を達成するために本発明による漏れ電流測定装置は、一端が半導体素子の一端に接続できるように形成されているキャパシタと、ドレインノードと、前記半導体素子の一端に接続できるように形成されているゲートノードと、前記半導体素子の他端に接続できるように形成されて電源が印加されるソースノード及びバルクノードが含まれるＭＯＳＦＥＴトランジスタとが備えられて構成されることを特徴とする。
また、本発明による漏れ電流測定方法は、 一端が半導体素子の一端に接続できるように形成されているキャパシタと、ドレインノードと、前記半導体素子の一端に接続できるように形成されているゲートノードと、前記半導体素子の他端に接続できるように形成されて電源が印加されるソースノード及びバルクノードが含まれるＭＯＳＦＥＴトランジスタとが備えられて構成されることを特徴とする漏れ電流測定装置の漏れ電流測定方法であって、前記ソースノードに電流を印加する段階と、前記ソースノードの時間の変化に応じた電圧を測定する段階と、前記ソースノードの時間の変化に応じた電圧を数式（１）に適用して前記半導体素子の漏れ電流を測定する段階とが含まれることを特徴とする。
Figure 0004549372
(但し、Ｉｄは半導体素子の漏れ電流、Ｃｒはキャパシタのキャパシタンス、Ｖｓ(ｔ)は時間の変化に応じたソースノード及びバルクノードの電圧、Ｃｄｇｏはドレインとゲートのオーバーラップキャパシタンス)
本発明による漏れ電流測定方法及び装置によれば、実際の半導体素子のＰ-Ｎ接合の漏れ電流を正確に測定できるという効果を奏する。
そして、本発明による漏れ電流測定方法及び装置は、漏れ電流を測定するためのテスト素子の面積を低減できる。
また、本発明による漏れ電流測定方法及び装置は、極めて小さい漏れ電流であっても時間領域で蓄積して測定することで精度を最大化できる。
更に、本発明による漏れ電流測定方法及び装置は、ＭＯＳＦＥＴトランジスタのソースやドレインの漏れ電流を測定できる。
以下、添付の図面を参照して本発明による漏れ電流測定方法及び装置について詳細に説明する。
図１は、本発明による漏れ電流測定装置の等価回路を説明する図である。図１を参照すると、ダイオードＤ１はＰ-Ｎ接合領域の漏れ電流Ｉｄを測定するための半導体素子であり、残りのＭＯＳＦＥＴトランジスタとキャパシタはダイオードＤ１の漏れ電流Ｉｄを測定するために構成される。ここで、漏れ電流Ｉｄとは、ダイオードＤ１のＰ-Ｎ接合領域に逆方向電圧が形成される場合に流れる電流をいう。
前記ダイオードＤ１はレファレンスキャパシタ（Ｃｒ：ｒｅｆｅｒｅｎｃｅ ｃａｐａｃｉｔｏｒ）とＭＯＳＦＥＴトランジスタのフローティングゲートノードに共通して接続され、ＭＯＳＦＥＴトランジスタのソースノードと接続される。
前記ＭＯＳＦＥＴトランジスタはソースフォロワーで動作し、フローティングゲートノードとバルクウェル(Ｂｕｌｋ-ｗｅｌｌ)との間の電圧変化を除去するために、ソースノードをバルクノードと共通で接続する。そして、ドレインノードをグランドに接続する。
一方、前記レファレンスキャパシタＣｒのノードもグランドに接続する。
前記フローティングゲートのノードにかかる電圧であるＶｆｇは前記ダイオードＤ１が逆電圧の状態でも自然の漏れ電流があるため、印加された電流がない状態でフローティングゲート電圧Ｖｆｇとソース電圧Ｖｓは０Ｖ状態となる。
この状態で電流Ｉｓをソースノードに印加して飽和領域で動作するようにすれば、ソース-フォロワー特性によりフローティングゲート電圧Ｖｆｇとソース電圧Ｖｓとの間に一定の電圧が形成される。 このとき、ソース端子には初期ソース電圧Ｖｓが形成される。
前記ダイオードＤ１にかかる電圧Ｖｄは前記フローティングゲート電圧Ｖｆｇとソース電圧Ｖｓとの間に印加される電圧に依存する。これは前記フローティングゲート電圧Ｖｆｇとソース電圧ＶｓがダイオードＤ１にも逆電圧で同一に印加されることを意味する。
図２は、ＭＯＳＦＥＴトランジスタの電圧と電流特性及び測定条件で用いられるＭＯＳＦＥＴの電流飽和領域を示す図である。図２は、測定条件でＭＯＳＦＥＴの動作特性であり、ＭＯＳＦＥＴが飽和領域で動作する条件、即ち、その領域におけるＩｓ電流条件で測定が行われる。図２において、ＩｄｒａｉｎはＭＯＳＦＥＴのドレイン電流であり、Ｖｄｓはソースノードとドレインノードとの間の電圧である。また、Ｖｇｓはソースノードとゲートノードとの間の電圧である。
図２に示すように、ソースノードとドレインノードとの間の電圧Ｖｄｓが増加しても漏れ電流Ｉｓが一定であれば、ゲートノードとソースノードの電圧が飽和領域条件で一定であることが分かる。従って、ソースノードの電圧Ｖｓが増加すれば、同一の電流を維持するためにフローティングゲートノードの電圧Ｖｆｇも増加する。このような特性をソース-フォロワー特性という。このようなダイオードＤ１にかかる逆電圧はダイオードＤ１の漏れ電流Ｉｓを引き起こす。
このような、電流の流れは下記の数式２のように表わすことができる。
Figure 0004549372
ここで、前記Ｖｆｇ(t)はフローティングゲートノードの電圧であり、前記Ｃｄｇｏはフローティングゲートノードとドレインノードとのオーバーラップキャパシタンスであり、前記Ｃｓｇｏはフローティングゲートノードとソースノードとのオーバーラップキャパシタンスであり、Ｃｂｇｏはフローティングゲートノードとバルクとのオーバーラップキャパシタンスである。そして、ドレインノードにかかる電圧はグランドと接続されているため、Ｖｄｒａｉｎは０Ｖである。
Ｎ-ウェルのｐチャンネルを有するＭＯＳＦＥＴの場合、フローティングゲート電圧Ｖｆｇがソース電圧Ｖｓよりも低い電圧を有するので、正孔がフローティングゲートノードに注入され、逆に電子がフローティングゲートノードから抜け出るため、時間が経過するにつれ、フローティングゲート電圧Ｖｆｇは更に増加する。
従って、一定の電流を維持するために、ソース電圧Ｖｓも増加して、結局、ダイオードＤ１に印加された電圧は一定であるが、流入した電荷量に依存してダイオードＤ１の漏れ電流Ｉｄによりドレインノードとソースノードとの間の電圧が増加する。
式（２）を時間ｔに対して微分すると、以下の通りである。
Figure 0004549372
式（２）において、ソースフォロワー特性によりＶｆｇ(t)-Ｖｓ(t)＝ｃｏｎｓｔａｎｔであるので、Ｖｆｇ(ｔ)＝Ｖｓ(ｔ)＋ｃｏｎｓｔａｎｔであり、従って、微分する場合、前記式（３）のような式が導き出される。
前記式（３）において、ＣｒとＣｄｇｏは既知の値であるので、ソース端子にＤＣ電流を印加し、タイムドメインでソース電圧Ｖｓの勾配を測定すれば、ダイオードＤ１に流れる漏れ電流Ｉｄが分かる。
ソースノードに印加される電流Ｉｓを増加させることはＶｆｇ-Ｖｓ、即ちダイオードＤ１に印加される電圧を増加させるため、その電圧に応じた漏れ電流Ｉｄを測定できる。
図３は、ダイオードの漏れ電流が異なる場合の時間に応じたＶｓの傾斜を示している。図３に示すように、ダイオードＤ１にかかる電圧が一定であるので、漏れ電流Ｉｄも一定であり、傾斜は線形的に示される。
一方、表１は素子シミュレーションにより計算されたダイオードＤ１の漏れ電流Ｉｄと、式（３）により計算された結果とを比較している。

Figure 0004549372
即ち、表１に示したように、シミュレーションの結果を測定したダイオードＤ１の漏れ電流Ｉｄと、実際に測定した漏れ電流Ｉｄには１％以下の誤差が生じることが分かる。
図４は、本発明による漏れ電流測定装置の等価回路を説明する図であって、ＭＯＳＦＥＴトランジスタに含まれているＰ-Ｎ接合の漏れ電流を測定するための回路図である。図４は、ＭＯＳＦＥＴトランジスタＢがオフ状態の場合にドレインの漏れ電流を測定するためのものである。前記ＭＯＳＦＥＴトランジスタＢのドレインノードは、レファレンスキャパシタＣｒと、ＭＯＳＦＥＴトランジスタＡのフローティングゲートノードに共通して接続され、ＭＯＳＦＥＴトランジスタＢのゲートノード、ソースノード及びバルクウェルはＭＯＳＦＥＴトランジスタＡのソースノードと接続される。
前記ＭＯＳＦＥＴトランジスタＡはソース-フォロワーで動作し、フローティングゲートノードとバルクウェルとの間の電圧差をなくすために、ソースノードをバルクノードと共通で接続する。そして、ドレインノードをグランドに接続する。一方、前記レファレンスキャパシタＣｒのノードもグランドに接続する。前記のような構造において、前記ＭＯＳＦＥＴトランジスタＢのドレインノードの漏れ電流は図１〜図３で説明したような、式（３）により計算できる。
尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して実施することが可能である。
本発明による漏れ電流測定装置の等価回路を説明する図である。 ＭＯＳＦＥＴトランジスタの電圧と電流特性及び測定条件で用いられるＭＯＳＦＥＴの電流飽和領域を示す図である。 ダイオードの漏れ電流が異なる場合の時間に応じたＶｓの傾斜を示す図である。 本発明による漏れ電流測定装置の等価回路を説明する図であって、ＭＯＳＦＥＴトランジスタに含まれているＰ-Ｎ接合の漏れ電流を測定するための回路図である。

Claims (11)

  1. 漏れ電流が測定される対象である半導体素子の一端に接続できるように一端が形成されているキャパシタと、
    ドレインノードと、前記半導体素子の一端に接続できるように形成されているゲートノードと、前記半導体素子の他端に接続できるように形成されて電源が印加されるソースノード及びバルクノードが含まれるＭＯＳＦＥＴトランジスタと、が備えられて構成されることを特徴とする漏れ電流測定装置。
  2. 前記キャパシタの他端はグランドに接続されることを特徴とする請求項１に記載の漏れ電流測定装置。
  3. 前記ドレインノードはグランドに接続されることを特徴とする請求項１に記載の漏れ電流測定装置。
  4. 前記半導体素子は一端が前記キャパシタとゲートノードに接続され、他端がソースノードに接続されるダイオードであることを特徴とする請求項１に記載の漏れ電流測定装置。
  5. 前記半導体素子は、前記ＭＯＳＦＥＴトランジスタのフローティングゲートノード及びキャパシタと接続されているドレインノードと、前記ＭＯＳＦＥＴトランジスタのソースノードに接続されているゲートノード、ソースノード及びバルクウェルが形成されているＭＯＳＦＥＴトランジスタであることを特徴とする請求項１に記載の漏れ電流測定装置。
  6. 漏れ電流が測定される対象である半導体素子の一端に接続できるように一端が形成されているキャパシタと、ドレインノードと、前記半導体素子の一端に接続できるように形成されているゲートノードと、前記半導体素子の他端に接続できるように形成されて電源が印加されるソースノード及びバルクノードが含まれるＭＯＳＦＥＴトランジスタとが備えられて構成されることを特徴とする漏れ電流測定装置の漏れ電流測定方法であって、
    前記ソースノードに電流を印加する段階と、
    前記ソースノードの電圧の時間変化を測定する段階と、
    前記ソースノードの電圧の時間変化を用いて前記半導体素子の漏れ電流を測定する段階とが含まれることを特徴とする漏れ電流測定方法。
  7. 前記半導体素子の漏れ電流は数式（１）に適用して測定することを特徴とする請求項６に記載の漏れ電流測定方法。
    Figure 0004549372
  8. 前記キャパシタの他端はグランドに接続されることを特徴とする請求項６に記載の漏れ電流測定方法。
  9. 前記ドレインノードはグランドに接続されることを特徴とする請求項６に記載の漏れ電流測定方法。
  10. 前記半導体素子は一端が前記キャパシタとゲートノードに接続され、他端がソースノードに接続されるダイオードであることを特徴とする請求項９に記載の漏れ電流測定方法。
  11. 前記半導体素子は前記ＭＯＳＦＥＴトランジスタのフローティングゲートノード及びキャパシタと接続されているドレインノードと、前記ＭＯＳＦＥＴトランジスタのソースノードに接続されているゲートノード、ソースノード及びバルクウェルが形成されているＭＯＳＦＥＴトランジスタであることを特徴とする請求項９に記載の漏れ電流測定方法。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8860817B2 (en) 2011-07-25 2014-10-14 Aptina Imaging Corporation Imaging systems with verification circuitry for monitoring standby leakage current levels
US8599512B2 (en) * 2011-09-16 2013-12-03 Western Digital Technologies, Inc. Current sensor comprising differential amplifier biased by leakage current
CN102621459A (zh) * 2012-03-31 2012-08-01 上海宏力半导体制造有限公司 漏源击穿电压测试装置以及漏源击穿电压测试方法
FR3021823B1 (fr) * 2014-05-27 2017-10-20 Renault Sas Transistor a effet de champ et dispositif de detection de defaillance associe
US10559667B2 (en) 2014-08-25 2020-02-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for measuring current of semiconductor device
CN109085405B (zh) * 2017-06-13 2021-04-02 中芯国际集成电路制造(上海)有限公司 一种电路模块的工作电流检测方法及电路
US10451669B2 (en) * 2017-09-29 2019-10-22 Infineon Technologies Ag Evaluating a gate-source leakage current in a transistor device
CN110045193A (zh) * 2019-03-06 2019-07-23 珠海博雅科技有限公司 一种浮栅器件电报噪声测量系统及测量方法
CN110632442B (zh) * 2019-10-10 2021-11-23 华东光电集成器件研究所 一种电容老化漏电检测断电保护电路
KR102610205B1 (ko) * 2021-11-09 2023-12-06 테크위드유 주식회사 Mosfet의 누설 전류 제거 회로 장치
CN115047321B (zh) * 2022-08-12 2022-11-04 合肥晶合集成电路股份有限公司 一种逻辑芯片漏电失效分析方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11213698A (ja) * 1998-01-21 1999-08-06 Mitsubishi Electric Corp メモリセル評価用半導体装置及びその製造方法並びにメモリセル評価方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4409501A (en) * 1981-07-20 1983-10-11 Motorola Inc. Power-on reset circuit
US4785207A (en) * 1987-01-21 1988-11-15 Hughes Aircraft Company Leakage regulator circuit for a field effect transistor
US5153453A (en) * 1991-08-16 1992-10-06 International Business Machines Corp. High voltage majority carrier rectifier
KR0161736B1 (ko) * 1995-06-30 1999-02-01 김주용 접합 리키지 전류 측정방법
JP3264222B2 (ja) 1997-08-01 2002-03-11 住友金属工業株式会社 半導体装置の絶縁膜のリーク電流測定方法
KR100641912B1 (ko) * 1998-12-24 2007-07-12 주식회사 하이닉스반도체 셀 누설전류 감지장치
CN2526855Y (zh) * 2001-12-29 2002-12-18 神达电脑股份有限公司 测量电容的漏电流的测量辅助装置
KR100621626B1 (ko) * 2003-08-04 2006-09-19 삼성전자주식회사 누설전류를 이용한 반도체 검사장치 및 누설전류 보상시스템
KR101167203B1 (ko) * 2005-08-23 2012-07-24 매그나칩 반도체 유한회사 반도체 장치의 기생 커패시턴스 및 누설전류를 측정하는 측정 회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11213698A (ja) * 1998-01-21 1999-08-06 Mitsubishi Electric Corp メモリセル評価用半導体装置及びその製造方法並びにメモリセル評価方法

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