KR20160037747A - 반도체 채널 저항의 등가 회로 구성 방법 - Google Patents
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Abstract
반도체 채널 저항의 등가 회로를 구성하는 방법은, 반도체 채널 저항의 제 1 전극 및 제 2 전극을 정의하는 단계, 상기 제 1 전극 및 상기 제 2 전극 사이에 연결되는 수동 소자부를 정의하는 단계 및 상기 수동 소자부 내 상기 적어도 두 개의 수동 소자의 파라미터값을 각각 결정하는 단계를 포함한다. 여기에서, 상기 수동 소자부는 병렬 연결된 적어도 두 개의 수동 소자를 포함한다. 따라서, 주파수 변화에도 불구하고 반도체 채널 저항의 특성을 정확히 나타낼 수 있다.
Description
본 발명은 등가 회로 구성 방법에 관한 것으로서, 보다 상세하게는 반도체 채널 저항의 등가회로 구성 방법에 관한 것이다.
반도체 집적회로 설계를 위하여는 능동소자뿐만 아니라, 저항, 인덕터, 커패시터 등의 수동소자가 필요하다. 이들 소자 중에서 반도체 기판 상에 제작되는 저항은 저(低)저항을 위한 박막 저항과 중(中)저항 및 고(高)저항을 위한 채널 저항이 있다. 기존의 반도채 채널 저항은, 박막 저항과 마찬가지로 동작 주파수와 상관없이 단일 저항 성분으로 표시되었다.
도 1은 반도체 채널로 구현되는 저항을 나타내는 단면도이다.
SiC (또는 Si) 기판 상의 알루미늄갈륨나이트라이드(AlGaN)/갈륨나이트라이드(GaN) 채널층을 사용하여 구현한 저항을 나타내는 단면도이다. 도 1을 참조하면, AlGaN/GaN 채널층을 사용한 저항은 SiC 기판 (또는 Si) 기판(101), 기판(101) 상에 형성되는 버퍼층(102), 버퍼 층(102) 상에 형성되는 GaN 채널층(103), GaN 채널층(103) 상에 형성되는 AlGaN 채널층(104) 및 AlGaN 채널층(104) 상에 서로 이격되어 형성되는 금속 전극(105, 106)을 포함한다. GaN 채널층(103) 및 AlGaN 채널층(104)은 능동 소자인 트랜지스터에서 캐리어 이동을 위한 채널 영역으로도 이용되나, 채널 저항 구현 시 중저항과 고저항을 위한 저항체로 이용되기도 한다.
도 2는 도 1에 도시된 반도체 채널 저항을 전기적으로 표현하기 위한 기존의 등가 회로이다. 도 2를 참조하면, AlGaN/GaN 채널층을 사용한 반도체 채널 저항을 나타내는 기존의 등가 회로는, 제 1 전극(202) 및 제 2 전극(203) 사이에 연결된 단일 저항(R1)으로 구성된다.
그러나, 도 1에 도시된 것과 같은 반도체 채널 저항에는 채널층(103, 104)의 전하로 인한 커패시턴스 성분이 존재한다. 따라서, 반도체 채널 저항을 도 2에 도시된 것과 같이 단일 저항(R1)만으로 등가 회로를 구성하여 집적 회로 시뮬레이션에 사용할 경우, 주파수가 증가함에 따라 시뮬레이션 오차를 유발하게 된다.
본 발명의 일 목적은 주파수 주파수 변화에도 불구하고 반도체 채널 저항의 특성을 정확히 나타낼 수 있는, 반도체 채널 저항의 등가 회로 구성 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 채널 저항의 등가 회로를 구성하는 방법은, 반도체 채널 저항의 제 1 전극 및 제 2 전극을 정의하는 단계, 상기 제 1 전극 및 상기 제 2 전극 사이에 연결되는 수동 소자부를 정의하는 단계 및 상기 수동 소자부 내 상기 적어도 두 개의 수동 소자의 파라미터값을 각각 결정하는 단계를 포함한다. 여기에서, 상기 수동 소자부는 병렬 연결된 적어도 두 개의 수동 소자를 포함한다.
일 실시예에서, 상기 수동 소자부는 병렬 연결된 등가 저항 및 등가 커패시터를 포함할 수 있다.
일 실시예에서, 상기 등가 회로로 구성되는 상기 반도체 채널 저항은 기판, 상기 기판 상에 형성된 버퍼층, 상기 버퍼층 상에 형성된 채널층, 및 상기 채널층 상에 형성되는 제 1 금속층 및 제 2 금속층을 포함할 수 있다.
일 실시예에서, 상기 제 1 금속층은 상기 제 1 전극에 대응하고, 상기 제 2 금속층은 상기 제 2 전극에 대응하며, 상기 수동 소자부는 상기 채널층에 대응할 수 있다.
일 실시예에서, 상기 채널층은 갈륨나이트라이드(GaN)층 및 알루미늄갈륨나이트라이드(AlGaN)층을 포함할 수 있다. 상기 갈륨나이트라이드층은 상기 버퍼층 상에 형성될 수 있다. 상기 알루미늄갈륨나이트라이드층은 상기 갈륨나이트라이드층 상에 형성될 수 있다.
본 발명의 다른 실시예에 따른 반도체 채널 저항의 등가 회로를 구성하는 방법은, 반도체 채널 저항의 제 1 전극, 제 2 전극 및 접지 전극을 정의하는 단계, 상기 제 1 전극 및 상기 제 2 전극 사이에 연결되는 제 1 수동 소자부를 정의하는 단계, 상기 제 1 전극 및 상기 접지 전극 사이에 연결되는 제 2 수동 소자부를 정의하는 단계, 상기 제 2 전극 및 상기 접지 전극 사이에 연결되는 제 3 수동 소자부를 정의하는 단계 및 상기 제 1 수동 소자부, 상기 제 2 수동 소자부 및 상기 제 3 수동 소자부 내 수동 소자들의 파라미터값을 각각 결정하는 단계를 포함한다.
일 실시예에서, 상기 제 1 수동 소자부는 상기 제 1 전극 및 상기 제 2 전극 사이에 병렬로 연결되는 제 1 저항 및 제 1 커패시터를 포함할 수 있다.
일 실시예에서, 상기 제 2 수동 소자부는 상기 제 1 전극 및 상기 접지 전극 사이에 연결되는 제 2 저항을 포함할 수 있다.
일 실시예에서, 상기 제 2 수동 소자부는 상기 제 1 전극 및 상기 접지 전극 사이에 연결되는 제 2 커패시터를 포함할 수 있다.
일 실시예에서, 상기 제 2 수동 소자부는 상기 제 1 전극 및 상기 접지 전극 사이에 병렬로 연결되는 제 2 저항 및 제 2 커패시터를 포함할 수 있다.
일 실시예에서, 상기 제 3 수동 소자부는 상기 제 2 전극 및 상기 접지 전극 사이에 연결되는 제 3 저항을 포함할 수 있다.
일 실시예에서, 상기 제 3 수동 소자부는 상기 제 2 전극 및 상기 접지 전극 사이에 연결되는 제 3 커패시터를 포함할 수 있다.
일 실시예에서, 상기 제 3 수동 소자부는 상기 제 2 전극 및 상기 접지 전극 사이에 병렬로 연결되는 제 3 저항 및 제 3 커패시터를 포함할 수 있다.
상기 등가 회로로 구성되는 상기 반도체 채널 저항은 기판, 상기 기판 상에 형성된 버퍼층, 상기 버퍼층 상에 형성된 채널층, 및 상기 채널층 상에 형성되는 제 1 금속층 및 제 2 금속층을 포함할 수 있다.
본 발명의 실시예들에 의하면, 주파수 주파수 변화에도 불구하고 반도체 채널 저항의 특성을 정확히 나타낼 수 있는, 반도체 채널 저항의 등가 회로 구성 방법을 제공할 수 있다.
도 1은 반도체 채널로 구현되는 저항을 나타내는 단면도이다.
도 2는 도 1에 도시된 반도체 채널 저항을 전기적으로 표현하기 위한 기존의 등가 회로이다.
도 3은 본 발명의 일 실시예에 따라 구성된 반도체 채널 저항의 등가 회로도이다.
도 4는 반도체 채널로 구현된 저항을 확대 촬영한 사진이다.
도 5는 실제 반도체 채널 저항의 동작 특성 및 본 발명에 따라 구성된 반도체 채널 저항의 등가 회로를 통해 시뮬레이션한 저항 특성을 나타내는 그래프이다.
도 6는 본 발명의 다른 실시예에 따라 구성된 반도체 채널 저항의 등가 회로를 나타내는 회로도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 채널 저항의 등가 회로를 구성하는 방법을 나타내는 순서도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 채널 저항의 등가 회로를 구성하는 방법을 나타내는 순서도이다.
도 2는 도 1에 도시된 반도체 채널 저항을 전기적으로 표현하기 위한 기존의 등가 회로이다.
도 3은 본 발명의 일 실시예에 따라 구성된 반도체 채널 저항의 등가 회로도이다.
도 4는 반도체 채널로 구현된 저항을 확대 촬영한 사진이다.
도 5는 실제 반도체 채널 저항의 동작 특성 및 본 발명에 따라 구성된 반도체 채널 저항의 등가 회로를 통해 시뮬레이션한 저항 특성을 나타내는 그래프이다.
도 6는 본 발명의 다른 실시예에 따라 구성된 반도체 채널 저항의 등가 회로를 나타내는 회로도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 채널 저항의 등가 회로를 구성하는 방법을 나타내는 순서도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 채널 저항의 등가 회로를 구성하는 방법을 나타내는 순서도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도 3은 본 발명의 일 실시예에 따라 구성된 반도체 채널 저항의 등가 회로도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따라 구성된 반도체 채널의 등가 회로는 제 1 전극(302) 및 제 2 전극(303) 사이에 연결된 수동 소자부(301)를 포함한다. 본 발명의 일 실시예에서, 수동 소자부(301)는 병렬 연결된 두 개의 수동 소자를 포함할 수 있다. 도 3에 도시된 등가 회로도에서, 상기 수동 소자는 각각 저항(R2) 및 커패시터(C2)로 구성될 수 있다. 도 1 및 도 3을 함께 참조하면, 도 1의 금속 전극(105, 106)은 도 3의 제 1 및 제 2 전극(302, 303)에 대응된다. 또한, AlGaN 채널층(104) 및 AlGaN 채널층(104)을 포함하는 도 1의 채널층은 도 3의 수동 소자부(301)에 대응된다. 특히 도 3에 도시된 등가 회로는, 반도체 채널 저항이 형성된 기판의 저항이 충분히 커서 기판의 기생 성분을 무시할 수 있는 경우 사용될 수 있다. 여기서에, 수동 소자부(301)의 파라미터값, 즉 저항(R2)의 저항값 및 커패시터(C2)의 커패시턴스 값은 실제 구현되는 반도체 채널 저항의 물리적인 규격에 따라 결정되거나 실험적으로 측정된 값을 반영하여 결정될 수 있다.
도 4는 반도체 채널로 구현된 저항을 확대 촬영한 사진이다. 도 4의 사진(400)을 참조하면, SiC 기판 위에 버퍼층을 형성한 후 형성된 AlGaN/GaN 채널층을 사용하여 제작한 채널 저항(410) 및 측정을 위한 패드, 연결선 등이 나타나 있다.
도 5는 실제 반도체 채널 저항의 동작 특성 및 본 발명에 따라 구성된 반도체 채널 저항의 등가 회로를 통해 시뮬레이션한 저항 특성을 나타내는 그래프이다. 도 5를 참조하면, 탄화규소(SiC) 기판상에 제작된 AlGaN/GaN 채널 저항에 대하여 도 3과 같이 구성된 등가 회로를 사용하여 S-파라미터 격리특성을 0GHz 내지 10 GHz의 범위에서 시뮬레이션한 결과가 도시되어 있다. 도 5에서 얻어진 시뮬레이션 결과는, 개방(open) 패턴과 단락(short) 패턴을 별도로 제작하여 패드와 연결선의 효과를 제거한 후, 순수 채널저항 성분만을 이용하여 시뮬레이션 한 결과가 도시되어 있다. 도 5의 그래프에서, S1은 실제 제작된 반도체 채널 저항의 동작 특성을 측정한 것이고, S2는 도 2에 도시된 것과 같은 기존 등가 회로의 시뮬레이션 결과를 나타낸 것이다. 또한, S3는 도 3에 도시된 것과 같이 본 발명의 실시예에 따라 구성된 등가 회로의 시뮬레이션 결과를 나타낸 것이다. 도 5에 도시된 바와 같이, 낮은 동작 주파수에서는 도 2에 도시된 것과 같은 기존의 등가 회로의 동작 특성(S2)이 실제 반도체 채널 저항의 동작 특성(S1)과 유사하나, 동작 주파수가 높아질수록 기존의 등가 회로의 동작 특성(S2)은 실제 반도체 채널 저항의 동작 특성(S1)과 차이가 나게 된다. 한편, 본 발명의 실시예에 따라 도 3에서와 같이 구성된 등가 회로의 동작 특성(S3)은 동작 주파수가 증가하더라도 실제 반도체 채널 저항의 동작 특성(S1)과 유사하게 변화한다. 따라서, 도 5를 참조하여 볼 때, 본 발명의 일 실시예에 따라 구성된 반도체 채널 저항의 등가 회로는 실제 구현된 반도체 채널 저항의 특성을 높은 정확도로 나타냄을 알 수 있다.
도 6는 본 발명의 다른 실시예에 따라 구성된 반도체 채널 저항의 등가 회로를 나타내는 회로도이다. 실리콘(Si)과 같이 기판 저항이 작은 경우, 등가 회로 구성시 반도체 기판의 기생 성분을 무시할 수 없는 경우가 발생할 수 있다. 도 6을 참조하면, 본 발명의 다른 실시예에 따라 구성된 반도체 채널 저항의 등가 회로는 제 1 전극(602) 및 제 2 전극(603) 사이에 연결되는 제 1 수동 소자부(601), 제 1 전극(602) 및 접지 전극 사이에 연결되는 제 2 수동 소자부(610), 및 제 2 전극(603) 및 접지 전극 사이에 연결되는 제 3 수동 소자부(620)를 포함할 수 있다. 도 6에 도시된 실시예에서, 제 1 수동 소자부(601)는 제 1 저항(605) 및 제 1 커패시터(604)를 포함할 수 있다. 제 2 수동 소자부(610)는 제 2 저항(611) 및 제 2 커패시터(612)를 포함할 수 있다. 제 3 수동 소자부(620)는 제 3 저항(621) 및 제 3 커패시터(622)를 포함할 수 있다.
도 6에 도시된 실시예에서, 제 2 수동 소자부(610)는 제 1 전극(602) 및 접지 전극 사이에 병렬로 연결된 제 2 저항(611) 및 제 2 커패시터(612)를 포함하는 것으로 도시되어 있다. 그러나, 실시예에 따라, 제 2 수동 소자부(610)는 제 1 전극(602) 및 접지 전극 사이에 연결된 제 2 저항(611) 만을 포함할 수 있다. 또한, 제 2 수동 소자부(610)는 제 1 전극(602) 및 접지 전극 사이에 연결된 제 2 커패시터(612) 만을 포함할 수 있다.
또한, 도 6에 도시된 실시예에서, 제 3 수동 소자부(620)는 제 2 전극(603) 및 접지 전극 사이에 병렬로 연결된 제 3 저항(621) 및 제 3 커패시터(622)를 포함하는 것으로 도시되어 있다. 그러나, 실시예에 따라, 제 3 수동 소자부(620)는 제 2 전극(603) 및 접지 전극 사이에 연결된 제 3 저항(621) 만을 포함할 수 있다. 또한, 제 3 수동 소자부(610)는 제 2 전극(603) 및 접지 전극 사이에 연결된 제 3 커패시터(622) 만을 포함할 수도 있다.
도 6에 도시된 등가 회로에서, 제 1 내지 제 3 수동 소자부(601, 610, 620)의 파라미터값, 즉 제 1 내지 제 3 저항(605, 611, 621)의 저항값들(R3, R4, R5)과, 제 1 내지 제 3 커패시터(604, 612, 622)의 커패시턴스값들(C3, C4, C5)은 실제 구현되는 반도체 채널 저항의 물리적인 규격에 따라 결정되거나 실험적으로 측정된 값을 반영하여 결정될 수 있다. 제 2 저항(612)의 저항값(R4)과 제 3 저항(621)의 저항값(R5)은 동일한 값을 갖도록 결정될 수도 있고, 서로 다른 값을 갖도록 결정될 수도 있다. 또한, 제 2 커패시터(612)의 커패시턴스값(C4)과 제 3 커패시터(622)의 커패시턴스값(C5)은 동일한 값을 갖도록 결정될 수도 있고, 서로 다른 값을 갖도록 결정될 수도 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 채널 저항의 등가 회로를 구성하는 방법을 나타내는 순서도이다. 도 7을 참조하면, 본 발명의 일 실시예에 따라 반도체 채널 저항의 등가 회로를 구성하는 방법은 반도체 채널 저항의 제 1 전극 및 제 2 전극을 정의하는 단계, 상기 제 1 전극 및 상기 제 2 전극 사이에 연결되는 수동 소자부를 정의하는 단계 및 상기 수동 소자부 내 상기 적어도 두 개의 수동 소자의 파라미터값을 각각 결정하는 단계를 포함한다. 여기서, 상기 수동 소자부는 병렬 연결된 적어도 두 개의 수동 소자를 포함하며, 상기 두 개의 수동 소자 각각은 저항 및 커패시터일 수 있다. 즉, 도 7에 도시된 방법에 따라 도 3에 도시된 등가 회로가 구성될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 반도체 채널 저항의 등가 회로를 구성하는 방법을 나타내는 순서도이다. 도 8을 참조하면, 본 발명의 다른 실시예에 따라 반도체 채널 저항의 등가 회로를 구성하는 방법은 반도체 채널 저항의 제 1 전극, 제 2 전극 및 접지 전극을 정의하는 단계, 상기 제 1 전극 및 상기 제 2 전극 사이에 연결되는 제 1 수동 소자부를 정의하는 단계, 상기 제 1 전극 및 상기 접지 전극 사이에 연결되는 제 2 수동 소자부를 정의하는 단계, 상기 제 2 전극 및 상기 접지 전극 사이에 연결되는 제 3 수동 소자부를 정의하는 단계 및 상기 제 1 수동 소자부, 상기 제 2 수동 소자부 및 상기 제 3 수동 소자부 내 수동 소자들의 파라미터값을 각각 결정하는 단계를 포함한다. 즉, 도 8에 도시된 방법에 따라 도 6에 도시된 등가 회로가 구성될 수 있다.
본 발명에 따른 반도체 채널 저항의 등가 회로를 구성하는 방법은, 집적회로 IC 등 반도체 회로를 설계하는 과정에서 사용될 수 있음은 물론, 이미 구현된 반도체 집적 회로의 동작을 테스트 하거나 검증하는 과정에서도 폭넓게 사용될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
101: 기판
102: 버퍼층
103: GaN 채널층 104: AlGaN 채널층
105, 106: 금속 전극
103: GaN 채널층 104: AlGaN 채널층
105, 106: 금속 전극
Claims (14)
- 반도체 채널 저항의 등가 회로를 구성하는 방법에 있어서,
반도체 채널 저항의 제 1 전극 및 제 2 전극을 정의하는 단계;
상기 제 1 전극 및 상기 제 2 전극 사이에 연결되는 수동 소자부를 정의하는 단계 - 상기 수동 소자부는 병렬 연결된 적어도 두 개의 수동 소자를 포함함 - ; 및
상기 수동 소자부 내 상기 적어도 두 개의 수동 소자의 파라미터값을 각각 결정하는 단계를 포함하는 등가 회로 구성 방법. - 제 1 항에 있어서,
상기 수동 소자부는 병렬 연결된 등가 저항 및 등가 커패시터를 포함하는 것을 특징으로 하는 등가 회로 구성 방법. - 제 1 항에 있어서, 상기 반도체 채널 저항은,
기판;
상기 기판 상에 형성된 버퍼층;
상기 버퍼층 상에 형성된 채널층; 및
상기 채널층 상에 형성되는 제 1 금속층 및 제 2 금속층을 포함하는 것을 특징으로 하는 등가 회로 구성 방법. - 제 3 항에 있어서, 상기 제 1 금속층은 상기 제 1 전극에 대응하고, 상기 제 2 금속층은 상기 제 2 전극에 대응하며, 상기 수동 소자부는 상기 채널층에 대응하는 것을 특징으로 하는 등가 회로 구성 방법.
- 제 3 항에 있어서, 상기 채널층은,
상기 버퍼층 상에 형성되는 갈륨나이트라이드(GaN)층; 및
상기 갈륨나이트라이드층 상에 형성되는 알루미늄갈륨나이트라이드(AlGaN)층을 포함하는 것을 특징으로 하는 등가 회로 구성 방법. - 반도체 채널 저항의 등가 회로를 구성하는 방법에 있어서,
반도체 채널 저항의 제 1 전극, 제 2 전극 및 접지 전극을 정의하는 단계;
상기 제 1 전극 및 상기 제 2 전극 사이에 연결되는 제 1 수동 소자부를 정의하는 단계;
상기 제 1 전극 및 상기 접지 전극 사이에 연결되는 제 2 수동 소자부를 정의하는 단계;
상기 제 2 전극 및 상기 접지 전극 사이에 연결되는 제 3 수동 소자부를 정의하는 단계; 및
상기 제 1 수동 소자부, 상기 제 2 수동 소자부 및 상기 제 3 수동 소자부 내 수동 소자들의 파라미터값을 각각 결정하는 단계를 포함하는 등가 회로 구성 방법. - 제 6 항에 있어서,
상기 제 1 수동 소자부는 상기 제 1 전극 및 상기 제 2 전극 사이에 병렬로 연결되는 제 1 저항 및 제 1 커패시터를 포함하는 것을 특징으로 하는 등가 회로 구성 방법. - 제 6 항에 있어서,
상기 제 2 수동 소자부는 상기 제 1 전극 및 상기 접지 전극 사이에 연결되는 제 2 저항을 포함하는 것을 특징으로 하는 등가 회로 구성 방법. - 제 6 항에 있어서,
상기 제 2 수동 소자부는 상기 제 1 전극 및 상기 접지 전극 사이에 연결되는 제 2 커패시터를 포함하는 것을 특징으로 하는 등가 회로 구성 방법. - 상기 제 2 수동 소자부는 상기 제 1 전극 및 상기 접지 전극 사이에 병렬로 연결되는 제 2 저항 및 제 2 커패시터를 포함하는 것을 특징으로 하는 등가 회로 구성 방법.
- 제 6 항에 있어서,
상기 제 3 수동 소자부는 상기 제 2 전극 및 상기 접지 전극 사이에 연결되는 제 3 저항을 포함하는 것을 특징으로 하는 등가 회로 구성 방법. - 제 6 항에 있어서,
상기 제 3 수동 소자부는 상기 제 2 전극 및 상기 접지 전극 사이에 연결되는 제 3 커패시터를 포함하는 것을 특징으로 하는 등가 회로 구성 방법. - 제 6 항에 있어서,
상기 제 3 수동 소자부는 상기 제 2 전극 및 상기 접지 전극 사이에 병렬로 연결되는 제 3 저항 및 제 3 커패시터를 포함하는 것을 특징으로 하는 등가 회로 구성 방법. - 제 6 항에 있어서, 상기 반도체 채널 저항은,
기판;
상기 기판 상에 형성된 버퍼층;
상기 버퍼층 상에 형성된 채널층; 및
상기 채널층 상에 형성되는 제 1 금속층 및 제 2 금속층을 포함하는 것을 특징으로 하는 등가 회로 구성 방법.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220045022A1 (en) * | 2020-08-07 | 2022-02-10 | Electronics And Telecommunications Research Institute | Electrical circuit of semiconductor channel resistor and apparatus and method for generating the same |
| KR20220018877A (ko) * | 2020-08-07 | 2022-02-15 | 한국전자통신연구원 | 반도체 채널저항 전기회로 및 그 구성 장치와 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100079328A (ko) * | 2008-12-31 | 2010-07-08 | 주식회사 동부하이텍 | 엠아이엠(ｍｉｍ) 캐패시터의 등가모델 |
-
2015
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Patent Citations (1)
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