TW201714404A - 半導體集成電路裝置及設置阻尼器的優化電阻值的方法 - Google Patents

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Abstract

一種半導體集成電路裝置包括：一晶片主電路和一阻尼器。該晶片主電路耦接於一電源，以及，用於執行預定功能。該阻尼器耦接於該晶片主電路的輸出端；其中，該阻尼器耦接在該晶片主電路和一被動元件之間，用以抑制該半導體集成電路裝置的反諧振。此外，本發明還提供了一種用於設置阻尼器的優化電阻值的方法，其中，該阻尼器位於半導體集成電路裝置中。採用本發明，可以抑制半導體集成電路裝置的反諧振。

Description

半導體集成電路裝置及設置阻尼器的優化電阻值的方法
本發明係有關於一種半導體集成電路裝置，特別係有關於一種具有用以抑制反諧振(anti-resonance)的可調(tunable)阻尼器的半導體集成電路裝置。
反諧振係在電路的振蕩相位具有較大變化的同時，電路的振幅(amplitude)在特定頻率上具有顯著的最小值。這樣的頻率被稱為系統的反諧振頻率，以及，在這個頻率上，訊號的振幅可能會下降到幾乎為零。
第1圖係示出系統的示例性阻抗剖面的示意圖。曲線101表示系統中的第一元件(如印刷電路板(printed circuit board，PCB))的第一電容性阻抗。曲線102表示系統中的第二元件(如晶粒，die)的第二電容性阻抗。曲線103表示系統中的該第一元件(如該PCB)的第一電感性阻抗。曲線104表示系統中的該第二元件(如該晶粒)的第二電感性阻抗。
當兩條曲線在特定頻率(如第1圖所示的頻率f1)上相交(intersect)時，則在該特定頻率上出現反諧振現象， 以及，產生阻抗剖面中的肩部(shoulder)150。由於阻抗在反諧振頻率f1上極大地增大，因此，在該反諧振頻率f1上振蕩的訊號將出現非期望的振幅下降，以及，導致系統的性能受到影響。
為了抑制非期望的反諧振，需求一種用於半導體集成電路裝置的新穎設計。
有鑑於此，本發明的目的之一在於提供一種半導體集成電路裝置及設置阻尼器的優化電阻值的方法，以解決上述問題。
在一示例性實施例中，提供了一種半導體集成電路裝置，該半導體集成電路裝置包括一晶片主電路和一阻尼器。該晶片主電路耦接於一電源，以及，用於執行預定功能。該阻尼器耦接於該晶片主電路的輸出端，用於抑制該半導體集成電路裝置的反諧振。在另一示例性實施例中，該半導體集成電路裝置還包括一被動元件，該被動元件通過該阻尼器耦接於該芯片主電路，換言之，該阻尼器耦接在該晶片主電路和該被動元件之間。
在另一示例性實施例中，提供了一種用於設置阻尼器的優化電阻值的方法，該阻尼器位於半導體集成電路裝置中，其中，該阻尼器耦接在一晶片主電路和一被動元件之間，用於抑制該半導體集成電路裝置的反諧振，該方法包括：對於該阻尼器所支持的每個電阻值，控制電源提供具有不同電平的系統電壓，以分別獲得對應於該阻尼器所支持的每個電阻值的 最小系統電壓，其中，在該最小系統電壓上，該半導體集成電路裝置能夠運行而不崩潰；獲得分別對應於該阻尼器所支持的每個電阻值的複數個最小系統電壓中的最小值，其中，該最小值所對應的電阻值為該阻尼器的該優化電阻值；以及將該阻尼器的電阻值設置為該優化電阻值。
採用本發明，通過在半導體集成電路中設置一阻尼器，能夠抑制半導體集成電路裝置的反諧振。
101‧‧‧第一電容性阻抗
102‧‧‧第二電容性阻抗
103‧‧‧第一電感性阻抗
104‧‧‧第二電感性阻抗
150‧‧‧阻抗剖面中的肩部
200、500‧‧‧半導體集成電路裝置
210、510‧‧‧晶片主電路
220‧‧‧阻尼器
230‧‧‧被動元件
240、Vsys‧‧‧電源
Cpcb‧‧‧印刷電路板的等效電容
Rpcb‧‧‧印刷電路板的等效電阻
Lpcb‧‧‧印刷電路板的等效電感
Rpkg‧‧‧封裝的等效電阻
Lpkg‧‧‧封裝的等效電感
Rdie‧‧‧晶片(晶片集成電路210被集成在該晶片中)的等效電阻
Cdie‧‧‧晶片(晶片集成電路210被集成在該晶片中)的等效電容
Cext‧‧‧被動元件230的等效電容
Rext‧‧‧被動元件230的寄生電阻
Lext‧‧‧被動元件230的寄生電感
Rvar‧‧‧阻尼器220的等效電阻
401‧‧‧沒有添加阻尼器220時肩部的阻抗剖面
402‧‧‧添加阻尼器220至如第2圖和第3圖所示的電子系統時的肩部的阻抗剖面
511‧‧‧處理器
520‧‧‧可變電阻
530‧‧‧電容
550‧‧‧控制電路
X、Y‧‧‧端子
Control_Bit[B3：0]‧‧‧複數位控制訊號
B1、B2、B3、B4‧‧‧控制訊號
S602、604、608、610‧‧‧步驟
700、800、900‧‧‧晶片
通過閱讀後續的詳細描述和實施例可以更全面地理解本發明，該實施例參照附圖給出，其中：第1圖係示出系統的示例性阻抗剖面的示意圖；第2圖根據本發明實施例示出了一種半導體集成電路裝置的示例性方塊圖；第3圖係根據本發明實施例的一種包括半導體集成電路裝置的電子系統的等效電路圖；第4圖係根據本發明實施例示出的一種電子系統的示例性阻抗剖面的示意圖；第5A圖根據本發明實施例示出了一種半導體集成電路裝置的示例性電路圖；第5B圖根據本發明實施例示出了一種可變電阻的示例性電路圖；第6圖係根據本發明實施例的一種用於確定阻尼器的優化電阻值的方法的流程示意圖； 第7圖根據本發明實施例示出了一種電子系統的示例性側面圖；第8圖根據本發明另一實施例示出了一種電子系統的示例性側面圖；第9圖根據本發明另一實施例示出了一種電子系統的示例性側面圖。
以下描述為本發明實施的較佳實施例。以下實施例僅用來例舉闡釋本發明的技術特徵，並非用來限制本發明的範疇。在通篇說明書及申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域技術人員應可理解，製造商可能會用不同的名詞來稱呼同樣的元件。本說明書及申請專利範圍並不以名稱的差異來作為區別元件的方式，而是以元件在功能上的差異來作為區別的基準。本發明的範圍應當參考后附的申請專利範圍來確定。本發明中使用的術語“元件”、“系統”和“裝置”可以是與電腦相關的實體，其中，該電腦可以是硬體、軟體、或硬體和軟體的結合。在以下描述和申請專利範圍當中所提及的術語“包含”和“包括”為開放式用語，故應解釋成“包含，但不限定於...”的意思。此外，術語“耦接”意指間接或直接的電氣連接。因此，若文中描述一個裝置耦接至另一裝置，則代表該裝置可直接電氣連接於該另一裝置，或者透過其它裝置或連接手段間接地電氣連接至該另一裝置。
第2圖根據本發明實施例示出了一種半導體集成電路裝置的示例性方塊圖。半導體集成電路裝置200可以至少 包括晶片主電路(chip main circuit)210和阻尼器(damper)220。晶片主電路210耦接於電源(power source)240，以及，用於執行預定功能。舉例來說，晶片主電路210可以執行用於有線或無線通信的調製解調(即調製與解調)功能、用於有線或無線系統的訊號處理功能、數位訊號處理功能以及類比訊號處理功能等等。
為了提供該預定功能，晶片主電路210可被集成在晶片(如調製解調器晶片、基帶訊號處理晶片、射頻訊號處理晶片、數位訊號處理晶片、類比訊號處理晶片等等)中。電源240可被配置在該晶片的內部或外部。此外，電源240可被配置在晶片主電路210的內部或外部。
阻尼器220耦接於晶片主電路210的輸出端。在半導體集成電路裝置200中，阻尼器220用於抑制半導體集成電路裝置200的反諧振。在一些實施例中，阻尼器220的電阻值可以是固定的(fixed)或者是可調的(tunable)。在一些示例中，對於某一特定的半導體集成電路裝置200，阻尼器220可具有固定的預設電阻值，其中，具有該預設電阻值的阻尼器220能夠抑制該特定的半導體集成電路裝置200的反諧振，至於該預設電阻值的取值請參考後續實施例的描述。在另一些示例中，阻尼器220的電阻值可以是可調的，從而，對於具體的半導體集成電路裝置200，可以動態調整阻尼器220的電阻值，使阻尼器220具有一調整後的優化電阻值，進而抑制半導體集成電路裝置200的反諧振。例如，阻尼器220的電阻值是可調的，晶片主電路210用於確定阻尼器220的優化電阻值，以及， 控制阻尼器220的電阻值為該優化電阻值，進而抑制半導體集成電路裝置200的反諧振。本發明通過在半導體集成電路裝置200中設置一阻尼器，可用來有效抑制半導體集成電路裝置200的反諧振。
半導體集成電路裝置200還可以包括被動元件(passive component)230。阻尼器220耦接在晶片主電路210與被動元件230之間。換言之，在本發明實施例中，被動元件230通過阻尼器220耦接於晶片主電路210。
根據本發明實施例，不管電源240係配置在晶片主電路210或所述晶片的內部還是外部，被動元件230係位於未直接連接於電源240的獨立路徑(independent path)中。
此外，根據本發明實施例，阻尼器220耦接在晶片主電路210與被動元件230之間，用於抑制半導體集成電路裝置200的反諧振。
此外，在本發明實施例中，如第2圖所示，阻尼器220和被動元件230係位於晶片主電路210外部的電路元件。換言之，晶片主電路210所執行的預定功能不受阻尼器220和被動元件230的影響。即使阻尼器220和被動元件230未耦接於晶片主電路210，或者甚至未存在於半導體集成電路裝置200中，晶片主電路210仍能夠執行該預定功能。在本發明實施例中，引入阻尼器220和被動元件230，以減小半導體集成電路裝置200的阻抗以及抑制半導體集成電路裝置200的反諧振。
根據本發明實施例，晶片主電路210、阻尼器220和被動元件230可被封裝在一封裝中和/或被安裝在印刷電路 板(PCB)上。因此，在本發明的一些實施例中，半導體集成電路裝置200還可以包括一封裝和/或印刷電路板(PCB)。
第3圖係根據本發明實施例的一種包括半導體集成電路裝置的電子系統的等效電路示意圖。電容Cpcb表示印刷電路板(PCB)的等效電容。電阻Rpcb表示印刷電路板(PCB)的等效電阻。電感Lpcb表示印刷電路板(PCB)的等效電感。電阻Rpkg表示封裝的等效電阻。電感Lpkg表示該封裝的等效電感。電阻Rdie表示晶片(晶片集成電路210被集成在該晶片中)的等效電阻。電容Cdie表示晶片(晶片集成電路210被集成在該晶片中)的等效電容。
電容Cext表示被動元件230的等效電容。電感Lext表示被動元件230的寄生電感。電阻Rext表示被動元件230的寄生電阻。電阻Rvar表示阻尼器220的等效電阻。
電容Cext、電感Lext和電阻Rext可作為整體視作被動元件230所貢獻的全部阻抗(overall impedance)。根據本發明實施例，阻尼器220和被動元件230串聯耦接。
如第3圖所示，被動元件230未直接連接於電子系統的電源Vsys，以及，通過阻尼器220耦接於晶片(即晶片主電路210)。
根據本發明實施例，阻尼器220的電阻值是可調的(adjustable)，以被調整為用以抑制半導體集成電路裝置200的反諧振的優化值。
第4圖係根據本發明實施例示出的一種電子系統的示例性阻抗剖面的示意圖。第4圖示出了當反諧振出現時所 產生的肩部的阻抗剖面。曲線401表示沒有添加阻尼器220時該肩部的阻抗剖面。曲線402表示添加阻尼器220至如第2圖和第3圖所示的電子系統時的肩部的阻抗剖面。如第4圖所示，當添加有阻尼器220時，肩部變得更寬，以及，肩部的峰值振幅被減小。
根據本發明的實施例，阻尼器220是可變電阻。該可變電阻的電阻值可被調整為用以抑制半導體集成電路裝置200的反諧振的一優化電阻值。
根據本發明實施例，被動元件230係電容。
第5A圖根據本發明實施例示出了一種半導體集成電路裝置的示例性電路圖。可變電阻520耦接在晶片主電路510和被動元件(如電容)530之間。電容530可被視作晶片主電路510的外部解耦電容。半導體集成電路裝置500還可以包括控制電路550，控制電路550產生用以控制可變電阻520(該可變電阻520作為阻尼器)的電阻值的複數位控制訊號Control_Bit。請注意，在一些實施例中，控制電路550也可被集成在晶片主電路510中，或者由晶片主電路510中的任意器件來實現。因此，本發明不應當受限於第5A圖所示的架構。
在本實施例中，可變電阻520可由複數個並聯耦接的電晶體(transistor)來實現。舉例來說，在第5B圖所示的示例性電路圖中，可變電阻520可由4個電晶體來實現，其中，這4個電晶體分別具有耦接於端子X的第一電極(electrode)、耦接於端子Y的第二電極以及接收複數位控制訊號Control_Bit[B3：0]中所承載的相應控制訊號B1、B2、B3、B4 的控制電極。當電晶體相應的控制訊號而被接通時，該電晶體等效於一電阻或電阻性器件。舉例來說，複數位控制訊號[0000]可以對應於可變電阻520所提供的最小電阻值，以及，複數位控制訊號[1110]可以對應於可變電阻520所提供的最大電阻值。
請注意，儘管第5B圖示出了四個電晶體或電阻性器件來實現阻尼器(如可變電阻520)，但本發明並不應當限於該特定情形。該可變電阻也可以利用少於或多餘4個的電晶體、電阻性器件、電阻或電感來實現。
根據本發明實施例，晶片主電路510可以包括處理器(processor)511。處理器511可以通過搜索電子系統的電源(如電源240或Vsys)所提供的用於晶片主電路510、半導體集成電路裝置或者乃至該電子系統能夠運行(function)而不崩潰(crashing)的最小系統電壓來確定可變電阻520的優化電阻值，以及，根據該優化電阻值產生用以控制可變電阻520的電阻值的控制訊號。如第5A圖所示，該控制訊號被提供給控制電路550，以及，控制電路550根據該控制訊號產生複數位控制訊號Control_Bit，或者，處理器511所產生的控制訊號可以被直接提供給可變電阻520，以控制可變電阻520的電阻值。
舉例來說，在本發明實施例中，對於不同類型的晶片主電路，可以預先獲得一組預設資料，該組預設資料包括阻尼器所支持的複數個電阻值和分別對應於該複數個電阻值中的每個電阻值的最小系統電壓，其中，在該最小系統電壓上， 該半導體集成電路裝置能夠運行而不崩潰。假設可變電阻520能夠提供n個電阻值R1-Rn。則對於每個電阻值，處理器511可以首先搜索電子系統的電源所提供的用於晶片主電路510、半導體集成電路裝置或者乃至該電子係能能夠運行而不崩潰的相應的最小系統電壓，如Vmin_R1、Vmin_R2，...，Vmin_Rn。例如，最小系統電壓Vmin_R1對應於可變電阻520能夠提供的電阻值R1，最小系統電壓Vmin_R2對應於可變電阻520能夠提供的電阻值R2，...，最小系統電壓Vmin_Rn對應於可變電阻520能夠提供的電阻值Rn，從而，獲得對應於n個電阻值R1-Rn的n個最小系統電壓Vmin_R1-最小系統電壓Vmin_Rn。然後，處理器511比較最小系統電壓Vmin_R1、Vmin_R2，...，Vmin_Rn，以獲得這些最小系統電壓Vmin_R1、Vmin_R2，...，Vmin_Rn中的最小值。該最小值所對應的電阻值可被確定為上述優化電阻值。
第6圖係根據本發明實施例的一種用於確定及設置阻尼器的優化電阻值的方法的流程示意圖。當電子系統通電(power on)時(即，當電源供給功率時)(步驟S602)，晶片主電路啟動(boot up)，以及，處理器產生控制訊號(例如，依次產生控制訊號[0000]~[1110])，以控制阻尼器(例如，可變電阻)的電阻值分別為其所支持的電阻值(如R1、R2，...，Rn)。此外，對於阻尼器所支持的每個電阻值，晶片主電路控制電源提供具有不同電平的系統電壓，即將電源所提供的系統電壓調整為複數個電平，以測試電子系統(即半導體集成電路裝置)是否能夠在系統電壓的每個電平下正常運行；以及，獲 得對應於該阻尼器所支持的每個電阻值的最小系統電壓(如對應於電阻值R1、R2，...，Rn的最小系統電壓Vmin_R1、Vmin_R2，...，Vmin_Rn)，其中，在該最小系統電壓上，電子系統(即半導體集成電路裝置)能夠運行而不崩潰(步驟S604)。接下來，處理器獲得對應於所支持的每個電阻值的複數個最小系統電壓中的最小值(步驟S606)。將對應於該最小值的電阻值確定為優化電阻值。接下來，處理器產生控制訊號，以將阻尼器的電阻值設置為該優化電阻值(步驟S608)。
根據本發明的實施例，晶片主電路、阻尼器和被動元件可被集成在一晶片中。
第7圖根據本發明實施例示出了一種電子系統的示例性側面圖(lateral View)。在本實施例中，晶片主電路、阻尼器(例如，可變電阻)以及被動元件(例如，外部解耦電容)可被集成在晶片700中。晶片700可被封裝在如圖所示的基板上。此外，該基板可位於印刷電路板(PCB)上。
根據本發明的另一實施例，晶片主電路和阻尼器可被集成在一晶片中，而被動元件可被配置(即位於)在該晶片的外部。
第8圖根據本發明另一實施例示出了一種電子系統的示例性側面圖。在本實施例中，晶片主電路和阻尼器(例如，可變電阻)可被集成在晶片800中，以及，被動元件(例如，外部解耦電容)可設置在晶片800的外部。晶片800可被封裝在如圖所示的基板上，以及，被動元件可通過跡線(trace)耦接於阻尼器。此外，該基板可位於印刷電路板(PCB)上。
根據本發明的再一實施例，晶片主電路可被集成在一晶片中，以及，阻尼器和被動元件可被配置在該晶片的外部。
第9圖根據本發明另一實施例示出了一種電子系統的示例性側面圖。在本實施例中，晶片主電路可被集成在晶片900中，以及，阻尼器(例如，可變電阻)和被動元件(例如，外部解耦電容)可被配置在晶片900的外部。晶片900可被封裝在如圖所示的基板上，以及，阻尼器和被動元件可通過跡線耦接於晶片主電路。
請注意，在本發明的一些實施例中，阻尼器和被動元件也可被集成為一個器件，以及，本發明不應當受限於以上所描述的實施例。舉例來說，阻尼器(例如，可變電阻)可以被實現在被動元件(例如，外部解耦電容)中。
如以上所描述的，在本發明實施例中，利用阻尼器220和被動元件230，可以有效地減小半導體集成電路裝置或電子系統的阻抗，以及，抑制半導體集成電路裝置或電子系統的反諧振。
儘管已經對本發明實施例及其優點進行了詳細說明，但應當理解的是，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。本領域技術人員皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。
200‧‧‧半導體集成電路裝置
210‧‧‧晶片主電路
220‧‧‧阻尼器
230‧‧‧被動元件
240‧‧‧電源

Claims (10)

  1. 一種半導體集成電路裝置，包括：一晶片主電路，耦接於一電源，用於執行預定功能；以及一阻尼器，耦接於該晶片主電路的輸出端；其中，該阻尼器耦接在該晶片主電路和一被動元件之間，用以抑制該半導體集成電路裝置的反諧振。
  2. 如申請專利範圍第1項所述之半導體集成電路裝置，其中，該半導體集成電路裝置還包括該被動元件。
  3. 如申請專利範圍第1項或第2項所述之半導體集成電路裝置，其中，該阻尼器係一可變電阻。
  4. 如申請專利範圍第2項所述之半導體集成電路裝置，其中，該被動元件係一電容。
  5. 如申請專利範圍第1項或第2項所述之半導體集成電路裝置，其中，該半導體集成電路裝置還包括：一控制電路，用於產生控制訊號，以控制該阻尼器的電阻值。
  6. 如申請專利範圍第1項或第2項所述之半導體集成電路裝置，其中，該阻尼器的電阻值是可調的，該晶片主電路用於確定該阻尼器的優化電阻值，以及，控制該阻尼器的電阻值為該優化電阻值，以抑制該半導體集成電路裝置的反諧振。
  7. 如申請專利範圍第6項所述之半導體集成電路裝置，其中，該晶片主電路包括一處理器，該處理器通過搜索該電源所提供的用於該半導體集成電路裝置能夠運行而不崩潰的最 小系統電壓來確定該阻尼器的該優化電阻值，以及，根據該優化電阻值產生控制訊號，以控制該阻尼器的電阻值為該優化電阻值。
  8. 如申請專利範圍第2項所述之半導體集成電路裝置，其中，該晶片主電路、該阻尼器和該被動元件均被集成在一晶片中；或者，該晶片主電路被集成在一晶片中，而該阻尼器和該被動元件被配置在該晶片的外部。
  9. 如申請專利範圍第2項所述之半導體集成電路裝置，其中，該晶片主電路和該阻尼器被集成在一晶片中，而該被動元件被配置在該晶片的外部。
  10. 一種用於設置阻尼器的優化電阻值的方法，該阻尼器位於半導體集成電路裝置中，其中，該阻尼器耦接在一晶片主電路和一被動元件之間，用於抑制該半導體集成電路裝置的反諧振，該方法包括：對於該阻尼器所支持的每個電阻值，控制電源提供具有不同電平的系統電壓，以分別獲得對應於該阻尼器所支持的每個電阻值的最小系統電壓，其中，在該最小系統電壓上，該半導體集成電路裝置能夠運行而不崩潰；獲得分別對應於該阻尼器所支持的每個電阻值的複數個最小系統電壓中的最小值，其中，該最小值所對應的電阻值為該阻尼器的該優化電阻值；以及將該阻尼器的電阻值設置為該優化電阻值。
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