JPS6175558A - 混成集積回路装置 - Google Patents
混成集積回路装置Info
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- JPS6175558A JPS6175558A JP19800884A JP19800884A JPS6175558A JP S6175558 A JPS6175558 A JP S6175558A JP 19800884 A JP19800884 A JP 19800884A JP 19800884 A JP19800884 A JP 19800884A JP S6175558 A JPS6175558 A JP S6175558A
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- Japan
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- integrated circuit
- mounting density
- circuit device
- hybrid integrated
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48091—Arched
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- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/144—Stacked arrangements of planar printed circuit boards
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(発明の分野)
本発明は、チップ部品及び半導体ベレットが各々の両面
!Fたけ、片面に搭載され、二枚以上の厚膜、薄膜また
は、プリント配線基板の相互の電気的接続が前記回路基
板に取付けられた外部端子に工りなされる混成集積回路
装置に関する。
!Fたけ、片面に搭載され、二枚以上の厚膜、薄膜また
は、プリント配線基板の相互の電気的接続が前記回路基
板に取付けられた外部端子に工りなされる混成集積回路
装置に関する。
(従来技術)
従来二枚の回路基板が使用される混成集積回路装置全第
2図に示す厚膜印刷基板1−a、l−b。
2図に示す厚膜印刷基板1−a、l−b。
各々に半導体ベレット2−やチップコンデンサ5全搭載
した後、各々の部品搭載面の裏面全張り合せ。
した後、各々の部品搭載面の裏面全張り合せ。
次に前記二枚の基板ケ外部端子8で挾み込み電気的接続
を行われる構造が、一般的であり2両面実装に不可能で
あった。
を行われる構造が、一般的であり2両面実装に不可能で
あった。
(発明の目的)
本発明の目的は、両面またに片面に部品が実装された二
枚以上の基板?外部端子で相互接続することにより実装
密度の向上及び混成集積回路装置の機能に拡張性、柔軟
性?持たせることKiる。
枚以上の基板?外部端子で相互接続することにより実装
密度の向上及び混成集積回路装置の機能に拡張性、柔軟
性?持たせることKiる。
(発明の構成・効果)
次に、本発明の構成及び効果全図面ケ用いて駿。
明する。第1図に、本発明の実施例ケ示すもので両面印
刷された厚膜基板1、裏面に半導体ペレット2ヶ搭載し
金線3で接続しシリコン樹脂4で被穆後表面にテップコ
ンテンサ5や小型モールド半導体6及びU′:r−型外
部端子7− a 2牛田接続する。
刷された厚膜基板1、裏面に半導体ペレット2ヶ搭載し
金線3で接続しシリコン樹脂4で被穆後表面にテップコ
ンテンサ5や小型モールド半導体6及びU′:r−型外
部端子7− a 2牛田接続する。
次に同様の工程で組立られた第2の基板の外部端子7−
bの11字型VC屈曲した凹部に前記外部端子7− a
な・挿入12市気的接続がなされるものでおる。
bの11字型VC屈曲した凹部に前記外部端子7− a
な・挿入12市気的接続がなされるものでおる。
さらに第1の基板の端子7− aの[り部に同様に第3
のI板を積付けることも可能である。以上の通91A部
リード?U字型に加工し友部分全利用し基板全型ね合わ
すことに工り両面に部品が実装できるため従来の技術に
比較して同一面積で2倍の実装密1f?yt現できる上
、さらに基板會3段、4段と重ね上げることによりさら
に実装密度を土げることがfiJ卵′T:ある。′1次
−例として1段目の基板にマイクログロセッツのベレッ
トと該周辺部品ケ搭載し219 []以降の基板にRA
M (Random Ac5ess Metnory
) 、 ROM (Iもead 0nly Memor
y)及び、周辺LSI?ll−弘戟する構成に利用すれ
ば前記基板の増設や差し替えが可能でろるから、本発明
により拡張性がるりかつ機能會柔軟に変更できる混成集
積回路装置が実現できるものである。
のI板を積付けることも可能である。以上の通91A部
リード?U字型に加工し友部分全利用し基板全型ね合わ
すことに工り両面に部品が実装できるため従来の技術に
比較して同一面積で2倍の実装密1f?yt現できる上
、さらに基板會3段、4段と重ね上げることによりさら
に実装密度を土げることがfiJ卵′T:ある。′1次
−例として1段目の基板にマイクログロセッツのベレッ
トと該周辺部品ケ搭載し219 []以降の基板にRA
M (Random Ac5ess Metnory
) 、 ROM (Iもead 0nly Memor
y)及び、周辺LSI?ll−弘戟する構成に利用すれ
ば前記基板の増設や差し替えが可能でろるから、本発明
により拡張性がるりかつ機能會柔軟に変更できる混成集
積回路装置が実現できるものである。
(発明の゛まとめ)
以上の通9本発明によ、り2枚以上の両面実装基板から
なる混成集積回路装置が実現できるため従来技術に比較
して実装密度が格段と向上するとともに価格的にもより
安価なものとなる。さらに任意に増設、差し替え可能で
あるとから機能面に於いても汎用性會もたすことができ
応用範囲も多岐にわたるものである。本実施例に於いて
は、DIP型構造について記載したがSIP型やその他
の構造でも容易に適用可能でろ9本実施例にのみ限定さ
れるものでない。
なる混成集積回路装置が実現できるため従来技術に比較
して実装密度が格段と向上するとともに価格的にもより
安価なものとなる。さらに任意に増設、差し替え可能で
あるとから機能面に於いても汎用性會もたすことができ
応用範囲も多岐にわたるものである。本実施例に於いて
は、DIP型構造について記載したがSIP型やその他
の構造でも容易に適用可能でろ9本実施例にのみ限定さ
れるものでない。
第1図は本発明の実施例の断面図である。第2図は従来
技術による一般的構造の断面図?示す。
技術による一般的構造の断面図?示す。
Claims (1)
- 厚膜、薄膜またはプリント配線基板に取付けられる外
部端子の中間部分がU字型に屈曲し該凹部に前記基板と
は別個に設けた基板に取付けられた外部端子が挿入され
電気的接続がなされることを特徴とする混成集積回路装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19800884A JPS6175558A (ja) | 1984-09-21 | 1984-09-21 | 混成集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19800884A JPS6175558A (ja) | 1984-09-21 | 1984-09-21 | 混成集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6175558A true JPS6175558A (ja) | 1986-04-17 |
Family
ID=16383973
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19800884A Pending JPS6175558A (ja) | 1984-09-21 | 1984-09-21 | 混成集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6175558A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1988008203A1 (en) * | 1987-04-17 | 1988-10-20 | Xoc Devices, Inc. | Packaging system for stacking integrated circuits |
JPH0286198U (ja) * | 1988-12-22 | 1990-07-09 | ||
JPH02177495A (ja) * | 1988-12-28 | 1990-07-10 | Taiyo Yuden Co Ltd | 二重構造混成集積回路装置の製造方法 |
US4953005A (en) * | 1987-04-17 | 1990-08-28 | Xoc Devices, Inc. | Packaging system for stacking integrated circuits |
US5191404A (en) * | 1989-12-20 | 1993-03-02 | Digital Equipment Corporation | High density memory array packaging |
US5280193A (en) * | 1992-05-04 | 1994-01-18 | Lin Paul T | Repairable semiconductor multi-package module having individualized package bodies on a PC board substrate |
US5514907A (en) * | 1995-03-21 | 1996-05-07 | Simple Technology Incorporated | Apparatus for stacking semiconductor chips |
EP3163616A1 (en) * | 2015-10-14 | 2017-05-03 | MediaTek Inc. | Semiconductor integrated circuit device |
-
1984
- 1984-09-21 JP JP19800884A patent/JPS6175558A/ja active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1988008203A1 (en) * | 1987-04-17 | 1988-10-20 | Xoc Devices, Inc. | Packaging system for stacking integrated circuits |
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US10581414B2 (en) | 2015-10-14 | 2020-03-03 | Mediatek Inc. | Semiconductor integrated circuit device |
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