JPS6244859B2 - - Google Patents
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- JPS6244859B2 JPS6244859B2 JP1302682A JP1302682A JPS6244859B2 JP S6244859 B2 JPS6244859 B2 JP S6244859B2 JP 1302682 A JP1302682 A JP 1302682A JP 1302682 A JP1302682 A JP 1302682A JP S6244859 B2 JPS6244859 B2 JP S6244859B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
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Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はDIP型ハイブリツドICの構造、特に実
装密度を高めリード端子金具列の間隔精度及び同
一列内のリード端子金具ピツチ精度を高める等の
利点を有する構造に関する。
装密度を高めリード端子金具列の間隔精度及び同
一列内のリード端子金具ピツチ精度を高める等の
利点を有する構造に関する。
(b) 技術の背景
セラミツクス等にてなる基板上に回路素子を形
成及び搭載してなるハイブリツドICには、外部
接続用の複数本のリード端子金具が２列に対向配
設されたDIP（デユアル・インライン・パツケー
ジ）型と、１列に配設されたSIP（シングル・イ
ンライン・パツケージ）型とがあり、各リード端
子金具は回路基板の端部に直接取着されるのが一
般的である。そして回路構成、例えば半導体チツ
プを搭載し該チツプと基板上のパツドとをワイヤ
ボンデイングしてなるが如く回路素子の熱放散及
び細いワイヤを切断させない並びに十分な耐湿性
等の配慮が必要な回路は、セラミツクス等にてな
るキヤツプ型蓋体で囲うように外装構成される反
面、セラミツク・コンデンサやタンタル・コンデ
ンサ等の如くははんだ付けで回路素子を搭載し前
記配慮が必要ない回路は、レジンを多層にコート
して外装が構成されている。
成及び搭載してなるハイブリツドICには、外部
接続用の複数本のリード端子金具が２列に対向配
設されたDIP（デユアル・インライン・パツケー
ジ）型と、１列に配設されたSIP（シングル・イ
ンライン・パツケージ）型とがあり、各リード端
子金具は回路基板の端部に直接取着されるのが一
般的である。そして回路構成、例えば半導体チツ
プを搭載し該チツプと基板上のパツドとをワイヤ
ボンデイングしてなるが如く回路素子の熱放散及
び細いワイヤを切断させない並びに十分な耐湿性
等の配慮が必要な回路は、セラミツクス等にてな
るキヤツプ型蓋体で囲うように外装構成される反
面、セラミツク・コンデンサやタンタル・コンデ
ンサ等の如くははんだ付けで回路素子を搭載し前
記配慮が必要ない回路は、レジンを多層にコート
して外装が構成されている。
(c) 従来技術と問題点
第１図は従来構造のDIP型ハイブリツドICを概
略的に示す側断面図であり、ハイブリツドIC１
は回路素子２を形成及び搭載したセラミツク基板
３の端部にリード端子金具４を取着し、構成回路
を機械的及び電気的に保護するためにキヤツプ型
のセラミツク蓋体５を基体３の上面に気密接合し
てなる。そして、リード端子金具４は一端を側面
視コ字形に形成して該コ字形で基板３の端部に挾
装させたのちはんだ６で固着し、大形のセラミツ
ク板を複数枚の基板３に分割するには、焼成前の
該セラミツク板に多数の小孔を格子状配列に穿設
し、焼成したのち小孔配列に沿つて割つている。
略的に示す側断面図であり、ハイブリツドIC１
は回路素子２を形成及び搭載したセラミツク基板
３の端部にリード端子金具４を取着し、構成回路
を機械的及び電気的に保護するためにキヤツプ型
のセラミツク蓋体５を基体３の上面に気密接合し
てなる。そして、リード端子金具４は一端を側面
視コ字形に形成して該コ字形で基板３の端部に挾
装させたのちはんだ６で固着し、大形のセラミツ
ク板を複数枚の基板３に分割するには、焼成前の
該セラミツク板に多数の小孔を格子状配列に穿設
し、焼成したのち小孔配列に沿つて割つている。
従つて、分割形成された基板３の端面間隔のば
らつきにより、リード端子金具４の対向間隔ｌが
ばらつくとともに同じ列に整列するリード端子金
具４のピツチもばらついて、ハイブリツドIC１
をプリント板等に実装するに際してリード端子金
具４の対向間隔ｌ及びピツチをきよう正しなけれ
ばならない煩らわしさがあつた。また、リード端
子金具間隔ｌが決められたとき、リード端子金具
４を取着する基板３の端面間隔（基板３の大き
さ）は間隔ｌと同じ又は少し小さくなければなら
ず、そのために蓋体５の内のり寸法（基板３の上
面の回路構成領域）を広げられない欠点があつ
た。
らつきにより、リード端子金具４の対向間隔ｌが
ばらつくとともに同じ列に整列するリード端子金
具４のピツチもばらついて、ハイブリツドIC１
をプリント板等に実装するに際してリード端子金
具４の対向間隔ｌ及びピツチをきよう正しなけれ
ばならない煩らわしさがあつた。また、リード端
子金具間隔ｌが決められたとき、リード端子金具
４を取着する基板３の端面間隔（基板３の大き
さ）は間隔ｌと同じ又は少し小さくなければなら
ず、そのために蓋体５の内のり寸法（基板３の上
面の回路構成領域）を広げられない欠点があつ
た。
(d) 発明の目的
本発明の目的は上記問題点を除去したDIP型ハ
イブリツドICの構造を提供することである。
イブリツドICの構造を提供することである。
(e) 発明の構成
上記目的は、プラスチツクをモールド成形し上
面中央部に形成された凹部を挾んで対向する２列
に各複数本のリード端子金具を貫設してなる基体
と、セラミツクス等にてなり上面及び下面に回路
素子をそれぞれ形成及び搭載して所望回路を構成
し端面には該上面の回路と該下面の回路とを接続
する導体層を形成してなる基板と、セラミツクス
等にてなるキヤツプ型蓋体とを具え、前記基体の
上面に前記基板の下面を接着させて前記基板下面
回路の所要部を前記基体凹部に気密封入し、前記
基板の上面に前記蓋体の外縁部を接着させて前記
基板上面回路の所要部を蓋体内に気密封入し、前
記基体上面より突出する前記リード端子金具を前
記基板上面に形成した接続パターンに接続させて
なることを特徴としたDIP型ハイブリツドICによ
り達成される。
面中央部に形成された凹部を挾んで対向する２列
に各複数本のリード端子金具を貫設してなる基体
と、セラミツクス等にてなり上面及び下面に回路
素子をそれぞれ形成及び搭載して所望回路を構成
し端面には該上面の回路と該下面の回路とを接続
する導体層を形成してなる基板と、セラミツクス
等にてなるキヤツプ型蓋体とを具え、前記基体の
上面に前記基板の下面を接着させて前記基板下面
回路の所要部を前記基体凹部に気密封入し、前記
基板の上面に前記蓋体の外縁部を接着させて前記
基板上面回路の所要部を蓋体内に気密封入し、前
記基体上面より突出する前記リード端子金具を前
記基板上面に形成した接続パターンに接続させて
なることを特徴としたDIP型ハイブリツドICによ
り達成される。
(f) 発明の実施例
以下、本発明の一実施例に係わるDIP型ハイブ
リツドICを斜視図で示す第２図と、前記ハイブ
リツドICの概略内部構造を側断面図で示す第３
図と、本発明の他の一実施例に係わるDIP型ハイ
ブリツドICの側断面図である第４図を用いて本
発明を説明する。
リツドICを斜視図で示す第２図と、前記ハイブ
リツドICの概略内部構造を側断面図で示す第３
図と、本発明の他の一実施例に係わるDIP型ハイ
ブリツドICの側断面図である第４図を用いて本
発明を説明する。
第２図及び第３図において、DIP型ハイブリツ
ドIC１１はプラスチツクをモールド成形し、上
面中央部に凹部１２を有する基体１３と、凹部を
挾んで対向し中間部が基体１３にインサートされ
た複数本のリード端子金具１４と、上面及び下面
に回路素子１５又は１６などを形成及び搭載しセ
ラミツクス等にてなる基板１７と、セラミツクス
等にてなるキヤツプ型蓋体１８等にて構成されて
いる。そして、基板１７の下面は基体１３の上面
に接着し、回路素子（例えばチツプ状のセラミツ
クコンデンサやタンタルコンデンサをはんだ付け
搭載した素子）１６などにて構成し比較的耐湿性
や放熱性等の外装条件が緩やかな回路要部は、レ
ジン１９をコートして基体凹部１６に気密封入さ
れる。一方、基板１７の上面には蓋体１８の外縁
部を接着し、回路素子（例えば半導体チツプをダ
イボンボンデイングしワイヤ接続された素子）１
５などにて構成し耐湿性や放熱性等の外装条件が
きびしい回路要部は、蓋体１８の中に気密封入さ
れる。他方、複数本のリード端子金具１４に対向
する基板１７の端面に被着した複数の導体層２０
即ち基板１７を所定寸法に分割するために穿かれ
た多数個の透孔側壁に被着した導体層２０を介し
て、基板１７の上面及び下面に構成され回路素子
１５又は１６を含む回路間の接続が行なわれ、か
つ、導体層２０にそれぞれ接続するようにして基
板１７の上面に被着された複数の接続パターン２
１とその対向リード端子金具１４の上端部とはは
んだ２２にて接続されている。なお、基体１３の
下面には複数のスタンドオフ２３が突出形成して
あり、ハイブリツドIC１１をプリント板等に実
装したとき該プリント板等の接続導体層とリード
端子金具１４とのはんだ付けが確実に行なわれる
ようにしてある。
ドIC１１はプラスチツクをモールド成形し、上
面中央部に凹部１２を有する基体１３と、凹部を
挾んで対向し中間部が基体１３にインサートされ
た複数本のリード端子金具１４と、上面及び下面
に回路素子１５又は１６などを形成及び搭載しセ
ラミツクス等にてなる基板１７と、セラミツクス
等にてなるキヤツプ型蓋体１８等にて構成されて
いる。そして、基板１７の下面は基体１３の上面
に接着し、回路素子（例えばチツプ状のセラミツ
クコンデンサやタンタルコンデンサをはんだ付け
搭載した素子）１６などにて構成し比較的耐湿性
や放熱性等の外装条件が緩やかな回路要部は、レ
ジン１９をコートして基体凹部１６に気密封入さ
れる。一方、基板１７の上面には蓋体１８の外縁
部を接着し、回路素子（例えば半導体チツプをダ
イボンボンデイングしワイヤ接続された素子）１
５などにて構成し耐湿性や放熱性等の外装条件が
きびしい回路要部は、蓋体１８の中に気密封入さ
れる。他方、複数本のリード端子金具１４に対向
する基板１７の端面に被着した複数の導体層２０
即ち基板１７を所定寸法に分割するために穿かれ
た多数個の透孔側壁に被着した導体層２０を介し
て、基板１７の上面及び下面に構成され回路素子
１５又は１６を含む回路間の接続が行なわれ、か
つ、導体層２０にそれぞれ接続するようにして基
板１７の上面に被着された複数の接続パターン２
１とその対向リード端子金具１４の上端部とはは
んだ２２にて接続されている。なお、基体１３の
下面には複数のスタンドオフ２３が突出形成して
あり、ハイブリツドIC１１をプリント板等に実
装したとき該プリント板等の接続導体層とリード
端子金具１４とのはんだ付けが確実に行なわれる
ようにしてある。
即ち、ハイブリツドIC１１は基板１７の両面
を回路構成面とし、リード端子金具１４は基体１
３に固着されて基板１７の寸法誤差に影響されな
いようになる。
を回路構成面とし、リード端子金具１４は基体１
３に固着されて基板１７の寸法誤差に影響されな
いようになる。
第４図において、DIP型ハイブリツドIC３１は
前述のハイブリツドIC１１と同様に構成されて
いるが、モールド基体３２にインサートされたリ
ード端子金具３３は中間部を２段曲げ加工して側
面視ほぼＺ字形を有する。そのため、基体３２の
上面に突出するリード端子金具３３の対向間隔
m1と、基体３２の下面に突出するリード端子金
具３３の対向間隔m2とは、リード端子金具３３
の中間部曲げ寸法により所望量だけ違えることが
できる。
前述のハイブリツドIC１１と同様に構成されて
いるが、モールド基体３２にインサートされたリ
ード端子金具３３は中間部を２段曲げ加工して側
面視ほぼＺ字形を有する。そのため、基体３２の
上面に突出するリード端子金具３３の対向間隔
m1と、基体３２の下面に突出するリード端子金
具３３の対向間隔m2とは、リード端子金具３３
の中間部曲げ寸法により所望量だけ違えることが
できる。
なお上記実施例においてハイブリツドIC１１
及び３１は、基体と基板とはそれぞれ１：１で対
応して構成されているが、大形の基体を作成し該
基体の上に複数個の基板を搭載することができ
る。
及び３１は、基体と基板とはそれぞれ１：１で対
応して構成されているが、大形の基体を作成し該
基体の上に複数個の基板を搭載することができ
る。
(g) 発明の効果
以上説明した如く本発明によれば、基板の実効
回路構成面積を従来構造の約２倍迄増大させるこ
とが可能であり、リード端子金具のピツチ及び対
向間隔が正確となつて従来の如き修正を必要とし
ないため、DIP型ハイブリツドICを高密度化（又
は小形化）しプリント板等への搭載を容易ならし
めた効果がある。さらに、リード端子金具を折曲
形成することにより、リード端子金具の導出対向
間隔が基板寸法と別寸法にできるため、該対向間
隔が従来と同じで基板を従来のものより大きくし
て、回路構成面積を拡大し得る効果をも有する。
回路構成面積を従来構造の約２倍迄増大させるこ
とが可能であり、リード端子金具のピツチ及び対
向間隔が正確となつて従来の如き修正を必要とし
ないため、DIP型ハイブリツドICを高密度化（又
は小形化）しプリント板等への搭載を容易ならし
めた効果がある。さらに、リード端子金具を折曲
形成することにより、リード端子金具の導出対向
間隔が基板寸法と別寸法にできるため、該対向間
隔が従来と同じで基板を従来のものより大きくし
て、回路構成面積を拡大し得る効果をも有する。
第１図は従来構成になるDIP型ハイブリツドIC
の概略構造を示す側断面図、第２図は本発明の一
実施例に係わるDIP型ハイブリツドICの概略構造
を示す斜視図、第３図は第２図に示したハイブリ
ツドICの側断面図、第４図は本発明の他の一実
施例に係わるDIP型ハイブリツドICの概略構造を
示す側断面図である。 なお、図中において１，１１，３１はDIP型ハ
イブリツドIC、２，１５，１６は回路素子、
３，１７はハイブリツド基板、４，１４，３３は
リード端子金具、５，１８は蓋体、６，２２はは
んだ、１２は基体凹部、１３，３２はモールド基
体、２０は導体層、２１は導体パターン、ｌ，
m1，m2はリード端子金具の対向間隔を示す。
の概略構造を示す側断面図、第２図は本発明の一
実施例に係わるDIP型ハイブリツドICの概略構造
を示す斜視図、第３図は第２図に示したハイブリ
ツドICの側断面図、第４図は本発明の他の一実
施例に係わるDIP型ハイブリツドICの概略構造を
示す側断面図である。 なお、図中において１，１１，３１はDIP型ハ
イブリツドIC、２，１５，１６は回路素子、
３，１７はハイブリツド基板、４，１４，３３は
リード端子金具、５，１８は蓋体、６，２２はは
んだ、１２は基体凹部、１３，３２はモールド基
体、２０は導体層、２１は導体パターン、ｌ，
m1，m2はリード端子金具の対向間隔を示す。
Claims (1)
- 【特許請求の範囲】 １ 絶縁基板に回路素子を形成及び搭載し対向す
る２列のリード端子金具を具えたDIP型ハイブリ
ツドICにおいて、プラスチツクをモールド成形
し上面中央部に形成された凹部を挾んで対向する
２列に各複数本のリード端子金具を貫設してなる
基体と、セラミツクス等にてなり上面及び下面に
回路素子をそれぞれ形成及び搭載して所望回路を
構成し端面には該上面の回路と該下面の回路とを
接続する導体層を形成してなる基板と、セラミツ
クス等にてなるキヤツプ型蓋体とを具え、前記基
体の上面に前記基板の下面を接着させて前記基板
下面回路の所要部を前記基体凹部に気密封入し、
前記基板の上面に前記蓋体の外縁部を接着させて
前記基板上面回路の所要部を蓋体内に気密封入
し、前記基体上面より突出する前記リード端子金
具を前記基板上面に形成した接続パターンに接続
させてなることを特徴としたDIP型ハイブリツド
IC。 ２ プラスチツク基体に対向貫設される複数本の
各リード端子金具は中間部を２段に曲げ加工し、
前記基体の上面から突出する対向間隔と、前記基
体の下面から突出する対向間隔とを所要に違えた
ことを特徴とした前記特許請求の範囲第１項に記
載したDIP型ハイブリツドIC。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1302682A JPS58131756A (ja) | 1982-01-29 | 1982-01-29 | Ｄｉｐ型ハイブリツドｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1302682A JPS58131756A (ja) | 1982-01-29 | 1982-01-29 | Ｄｉｐ型ハイブリツドｉｃ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58131756A JPS58131756A (ja) | 1983-08-05 |
| JPS6244859B2 true JPS6244859B2 (ja) | 1987-09-22 |
Family
ID=11821621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1302682A Granted JPS58131756A (ja) | 1982-01-29 | 1982-01-29 | Ｄｉｐ型ハイブリツドｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58131756A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5159433A (en) * | 1989-04-20 | 1992-10-27 | Sanyo Electric Co., Ltd. | Hybrid integrated circuit device having a particular casing structure |
| US5285107A (en) * | 1989-04-20 | 1994-02-08 | Sanyo Electric Co., Ltd. | Hybrid integrated circuit device |
-
1982
- 1982-01-29 JP JP1302682A patent/JPS58131756A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58131756A (ja) | 1983-08-05 |
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