JPS58131756A - Ｄｉｐ型ハイブリツドｉｃ - Google Patents
Ｄｉｐ型ハイブリツドｉｃInfo
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- JPS58131756A JPS58131756A JP1302682A JP1302682A JPS58131756A JP S58131756 A JPS58131756 A JP S58131756A JP 1302682 A JP1302682 A JP 1302682A JP 1302682 A JP1302682 A JP 1302682A JP S58131756 A JPS58131756 A JP S58131756A
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- Japan
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01—ELECTRIC ELEMENTS
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
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- General Physics & Mathematics (AREA)
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- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
偽）発明の技術分野
本＠明はＤＩＰ屋ハイプリ、ドＩＣの講遺、特に実に’
ｍ１ｌｋ高めリード端子金具列の間隔種度及び同一列内
のリード端子金具ピッチ槽ｌ１ＩＬを＾める等の利点【
有する構造に関する＠ （ｂ） 技術の背景 セラミックス等にてなる基板上に−ＩＩ＆素子を形成及
び搭載してなるハイブリッドＩＣＫは、外部接続用の複
数本のリード端子金具が２列に対向配設され九ＤＩＰ
（デ為アル・インツイン書バクケ−／）ｍと、１列に配
設された５ＩＰ（シフグル・インツイン・パッケージ）
１１とがＴｏｎ、各リ一ド端子並具は回路基板の端部に
直接取着されるのが一般的である。そしてＩｇｌ路構成
、例えば半導体チップｔ’ ）ｆ ｄし該チップと基板
上のパッドとをワイヤボンディングしてなるが如く回路
素子の熱放散及び細いワイヤを切断させない並びに十分
な耐湿性等の配慮が必要な回路は、セラミックス等にて
なるキャップ蚕蓋体で囲うように外装構成される反面、
セラξック・コンデンサやタンタル・コンデンサ等の如
くははんだ付けで回路素子を搭載し前記配慮が必要ない
回路は、レジンを多層にコートシて外装が構成されてい
る。
ｍ１ｌｋ高めリード端子金具列の間隔種度及び同一列内
のリード端子金具ピッチ槽ｌ１ＩＬを＾める等の利点【
有する構造に関する＠ （ｂ） 技術の背景 セラミックス等にてなる基板上に−ＩＩ＆素子を形成及
び搭載してなるハイブリッドＩＣＫは、外部接続用の複
数本のリード端子金具が２列に対向配設され九ＤＩＰ
（デ為アル・インツイン書バクケ−／）ｍと、１列に配
設された５ＩＰ（シフグル・インツイン・パッケージ）
１１とがＴｏｎ、各リ一ド端子並具は回路基板の端部に
直接取着されるのが一般的である。そしてＩｇｌ路構成
、例えば半導体チップｔ’ ）ｆ ｄし該チップと基板
上のパッドとをワイヤボンディングしてなるが如く回路
素子の熱放散及び細いワイヤを切断させない並びに十分
な耐湿性等の配慮が必要な回路は、セラミックス等にて
なるキャップ蚕蓋体で囲うように外装構成される反面、
セラξック・コンデンサやタンタル・コンデンサ等の如
くははんだ付けで回路素子を搭載し前記配慮が必要ない
回路は、レジンを多層にコートシて外装が構成されてい
る。
（ｃ） 従来技術と問題点
墓１図は従来構造ＯＤ Ｉ Ｐｌ＆ハイブリッドＩＣｔ
ａ略的に示す御所面図であシ、ハイブリッドＩＣ１は（
９）路木子２を形成及びｆｔｒ−したセラミック基４［
３のｊＩｉ１１部にリード端子金具４を取着し、４広回
路ｔ−愼械的及び電気的に保護する丸めに中ヤップ型の
セラミック透体５を基板３の上面に気密捩合してなる。
ａ略的に示す御所面図であシ、ハイブリッドＩＣ１は（
９）路木子２を形成及びｆｔｒ−したセラミック基４［
３のｊＩｉ１１部にリード端子金具４を取着し、４広回
路ｔ−愼械的及び電気的に保護する丸めに中ヤップ型の
セラミック透体５を基板３の上面に気密捩合してなる。
そして、リード層子金Ａ４は一端七側面視コ字形に形成
して該コ字形で一板３の端部に挟装させたのちはんだ６
で固着し、大形の−にラミック板を複叙枚の基板３に分
割するには、焼成前の該セ２建ツク仮に多＠（Ｄ小孔を
格子状配列に穿設し、焼成したのち小孔配列に沿って割
っている〇従って、分割形成された基板３０４面間婦の
ばらつきにより、リード端子金具４０対向Ｉ＆４１噛ｔ
がばらつくとともに同じ列に整列するリード端子金具４
のピッチもばらついて、ハイブリッドＩＣ１をプリント
板等に実装するに際してリード端子金Ａ４の対向間隔り
及びピッチをきよう正しなければなりない煩られしさか
ありた。また、リード端子金具間隔ｔが決められたとき
、リード端子金具４ｔｋｇＬ着する基板３の端幽関４（
基板３の大きさ）は関１１４ｔと同じ又は少し小さくな
ければならず、そのために蓋体５の内の９寸＠（基板３
０上面の回路構成領域）１広げられない欠点が６つ九。
して該コ字形で一板３の端部に挟装させたのちはんだ６
で固着し、大形の−にラミック板を複叙枚の基板３に分
割するには、焼成前の該セ２建ツク仮に多＠（Ｄ小孔を
格子状配列に穿設し、焼成したのち小孔配列に沿って割
っている〇従って、分割形成された基板３０４面間婦の
ばらつきにより、リード端子金具４０対向Ｉ＆４１噛ｔ
がばらつくとともに同じ列に整列するリード端子金具４
のピッチもばらついて、ハイブリッドＩＣ１をプリント
板等に実装するに際してリード端子金Ａ４の対向間隔り
及びピッチをきよう正しなければなりない煩られしさか
ありた。また、リード端子金具間隔ｔが決められたとき
、リード端子金具４ｔｋｇＬ着する基板３の端幽関４（
基板３の大きさ）は関１１４ｔと同じ又は少し小さくな
ければならず、そのために蓋体５の内の９寸＠（基板３
０上面の回路構成領域）１広げられない欠点が６つ九。
（ｄ） 発明の目的
本発Ｉｊ１０目的紘上記問題点を除去したＤＩＰ蓋ハイ
ブリッドＩＣＣ）構造ｔ！ｌＩ供することである。
ブリッドＩＣＣ）構造ｔ！ｌＩ供することである。
（・） 発＠Ｏ構威
上ｍｌ目的は、プラスチックをモールド成形し上面中央
部に形成され九凹部ｔ−挾んで対向する２列に各複数本
のリード端子金具を貫設してなる基体と、セラミックス
等にてなり上面及び下面に回路素子をそれぞれ形成及び
搭載して所望回路ｆｔ１１！成し端面には該上面の回路
と該下向の回路とｔ接続する導体４ｔ−形成してなる基
板と、セラミックス等にてなるキャップ重量体とを具え
、前記基体の上面に前記基板の下面ｔ−接着させて前記
基板下面回路の所Ｊｊ１部ｔｗｒ記基体凹部に気密書入
し、前記基体上面より突出する前記リード端子金具を前
記基板上面に形成した接続パターンに接続させてなるこ
とを特徴としたＤＩＰ！！３１ハイブリッドＩＣにより
達成される・ （０発明の実施例 以下、本発明の一実施例に係わるＤＩＰ灘”イブリッド
ＩＣｆ；桝視図で示す第２図と、前記）・イブリッドＩ
Ｃの概略内部構造’ｋｌ１ｇ断面図で示す籐３図と、本
発明の他の一実施例に係わるＤＩＰｍハイブリッドＩＣ
Ｏ側断面間断面図ｊｇ４図を用いて本発明管ａ明する。
部に形成され九凹部ｔ−挾んで対向する２列に各複数本
のリード端子金具を貫設してなる基体と、セラミックス
等にてなり上面及び下面に回路素子をそれぞれ形成及び
搭載して所望回路ｆｔ１１！成し端面には該上面の回路
と該下向の回路とｔ接続する導体４ｔ−形成してなる基
板と、セラミックス等にてなるキャップ重量体とを具え
、前記基体の上面に前記基板の下面ｔ−接着させて前記
基板下面回路の所Ｊｊ１部ｔｗｒ記基体凹部に気密書入
し、前記基体上面より突出する前記リード端子金具を前
記基板上面に形成した接続パターンに接続させてなるこ
とを特徴としたＤＩＰ！！３１ハイブリッドＩＣにより
達成される・ （０発明の実施例 以下、本発明の一実施例に係わるＤＩＰ灘”イブリッド
ＩＣｆ；桝視図で示す第２図と、前記）・イブリッドＩ
Ｃの概略内部構造’ｋｌ１ｇ断面図で示す籐３図と、本
発明の他の一実施例に係わるＤＩＰｍハイブリッドＩＣ
Ｏ側断面間断面図ｊｇ４図を用いて本発明管ａ明する。
第２図及び第３図において、ＤＩＰ臘ハイブリッドＩＣ
Ｉ・ｌはプラスチックをモールド成形し、上面中央部に
凹部１２を有する基体１３と、凹部を挾んで対向し中間
部が基体１３にインサートされ九複数本のリード端子金
具１４と、上面及び下面に回路素子１５又は１６などを
形成及び搭載しセラミックス等にてなる基板１７と、セ
ラミックス等にてなる中ヤップ厘蓋体１８等にて構成さ
れている。そして、基板１７の下面は基体１３の上面に
硬着し、回路素子（例えばチップ状のセラ建ツクコンデ
ンサ中タンタルコンデンサをはんに付は搭載した素子）
１６などにて構成し比叡的耐１性中放熱性等の外装条件
が緩やかな回ＩＩ＆ＩＩ部は、レジン１９ｔ−コートし
て基体凹部１６に気ＷＩ封入される・一方、基板１７の
上面には蓋体１８の外縁ｓｔ接着し、回路素子（例えば
半導体チップｔ〆イボンボンディングしワイヤ接続され
た素子）１５などにて構成し耐湿性や放熱性等の外値条
件がさびしい回Ｉ＆賛部は、★体１８の中に気９１対人
される。他方、複数本のリード端子金具１４に対向する
ｉ板１７の層面に被着した複数の導体層２０即ち基板１
７を所定寸法に分割するために穿かれた多数１１！の透
孔＠壁に像層した導体層２０を介して、基板１７の上面
及び下面に構成され回路素子１５又は１６を含む１ｇ１
Ｉ＠間の徹続が行なわれ、かつ、４体！−２０にそれぞ
れ接続するようにして基板１７の上面に被着された複数
の接続パターン２１とそのメ１向リード端子金ＡＩ４の
上端部とははんだ２２にて接続されている。なお、基体
１３の下面には複数のスタンドオフ２３が突出形成して
あり、ハイブリッドＩＣ１１’ｉプリント板等に実装し
たと＠該プリント板等の接続導体層とリード端子金具１
４とのはんだ付けが確実に行なわれるようにしである。
Ｉ・ｌはプラスチックをモールド成形し、上面中央部に
凹部１２を有する基体１３と、凹部を挾んで対向し中間
部が基体１３にインサートされ九複数本のリード端子金
具１４と、上面及び下面に回路素子１５又は１６などを
形成及び搭載しセラミックス等にてなる基板１７と、セ
ラミックス等にてなる中ヤップ厘蓋体１８等にて構成さ
れている。そして、基板１７の下面は基体１３の上面に
硬着し、回路素子（例えばチップ状のセラ建ツクコンデ
ンサ中タンタルコンデンサをはんに付は搭載した素子）
１６などにて構成し比叡的耐１性中放熱性等の外装条件
が緩やかな回ＩＩ＆ＩＩ部は、レジン１９ｔ−コートし
て基体凹部１６に気ＷＩ封入される・一方、基板１７の
上面には蓋体１８の外縁ｓｔ接着し、回路素子（例えば
半導体チップｔ〆イボンボンディングしワイヤ接続され
た素子）１５などにて構成し耐湿性や放熱性等の外値条
件がさびしい回Ｉ＆賛部は、★体１８の中に気９１対人
される。他方、複数本のリード端子金具１４に対向する
ｉ板１７の層面に被着した複数の導体層２０即ち基板１
７を所定寸法に分割するために穿かれた多数１１！の透
孔＠壁に像層した導体層２０を介して、基板１７の上面
及び下面に構成され回路素子１５又は１６を含む１ｇ１
Ｉ＠間の徹続が行なわれ、かつ、４体！−２０にそれぞ
れ接続するようにして基板１７の上面に被着された複数
の接続パターン２１とそのメ１向リード端子金ＡＩ４の
上端部とははんだ２２にて接続されている。なお、基体
１３の下面には複数のスタンドオフ２３が突出形成して
あり、ハイブリッドＩＣ１１’ｉプリント板等に実装し
たと＠該プリント板等の接続導体層とリード端子金具１
４とのはんだ付けが確実に行なわれるようにしである。
即ち、ハイブリッドＩＣＩＩは基板１７の両面を回路構
成面とし、リード端子金具１４は基体１３に一層されて
基板１７４０寸法−差に影響されないようになる０ ｊＩ４図にお−で、ＤＩＰＭハイブリッドＩＣ３１紘前
述のハイブリッドＩＣＩＩと同様に構成されているが、
モールド基体３２にインサートされたリード端子金具３
３は中間Ｓを２′ｄｊＬ曲げ加工して側面視はぼ２字形
含有する。その九゛め、基体３２の上面に突出するリー
ド端子金Ａ３３の対向間隔鴎と、基板３２の下面に突出
するリード端子金＾３３の対向間隔ｍｌとは、リード端
子金具３３の中間部曲げ寸法により所望量だけ違えるこ
とができるＯ なお上記実施例においてハイブリッドＩＣＩＩ及び３１
は、基体と基板とはそれぞれｌ：ｌで対応して構成され
て−るが、大形Ｏ基体ｔｆｆ！成し咳基体の上に複数個
の基板を搭載することができる０（ロ）発明の詳細 な説明した如く本発明によれば、４板の夷効回路傅成面
槓を従来構造の約２倍迄増大させることが可能であｐｌ
リード端子金具のピッチ及び対向間隔が正確となりて
従来の如龜φ正を必費としない丸め ＤＩＰａｉハイブ
リッドｌＣｔ高密屓化（又は小形化）しプリント板婦へ
のｆｉ載を容易ならしめた効果がある０さらに、リード
端子金Ａｔ折曲形成することにより、リード端子金具の
導出対向間隔が基板寸法と別号法にで自るため、咳対向
間隔が促米と同じで基板を従来のものより太きして、回
路１１１ａ ｒｌｌ ４９を拡大し得る効果ｔ％有する
０
成面とし、リード端子金具１４は基体１３に一層されて
基板１７４０寸法−差に影響されないようになる０ ｊＩ４図にお−で、ＤＩＰＭハイブリッドＩＣ３１紘前
述のハイブリッドＩＣＩＩと同様に構成されているが、
モールド基体３２にインサートされたリード端子金具３
３は中間Ｓを２′ｄｊＬ曲げ加工して側面視はぼ２字形
含有する。その九゛め、基体３２の上面に突出するリー
ド端子金Ａ３３の対向間隔鴎と、基板３２の下面に突出
するリード端子金＾３３の対向間隔ｍｌとは、リード端
子金具３３の中間部曲げ寸法により所望量だけ違えるこ
とができるＯ なお上記実施例においてハイブリッドＩＣＩＩ及び３１
は、基体と基板とはそれぞれｌ：ｌで対応して構成され
て−るが、大形Ｏ基体ｔｆｆ！成し咳基体の上に複数個
の基板を搭載することができる０（ロ）発明の詳細 な説明した如く本発明によれば、４板の夷効回路傅成面
槓を従来構造の約２倍迄増大させることが可能であｐｌ
リード端子金具のピッチ及び対向間隔が正確となりて
従来の如龜φ正を必費としない丸め ＤＩＰａｉハイブ
リッドｌＣｔ高密屓化（又は小形化）しプリント板婦へ
のｆｉ載を容易ならしめた効果がある０さらに、リード
端子金Ａｔ折曲形成することにより、リード端子金具の
導出対向間隔が基板寸法と別号法にで自るため、咳対向
間隔が促米と同じで基板を従来のものより太きして、回
路１１１ａ ｒｌｌ ４９を拡大し得る効果ｔ％有する
０
第１図は従来ｌ１ｇになるＤＩＰ臘１１イブリッドＩＣ
の概略構造を示すｉｍｍ向図１第２図は本発明の一実施
例に係わるＤＩＰ温ノ１イブリッドＩＣの一略栴造を示
す斜視図、ｊ１ｇ３図は第２図に示し九ハイブリッドｘ
ｃｏｓｗｔｒ向図、第４図は本発明の憤の一実施例に係
わるＤＩＰｄ”イブリッドＩＣ０９ｇ略栴造を示す側断
面図でｂる０ なお、図中ＫＪ？ｌｎてＬ １１，３１はＤＩＰａｉ
ｌハイブリッドＩＣ，２，１５，１６社回路卓子、３．
１７はハイブリッド基板、４，１４．３３はリード端子
金具、５．１８ａ一体、６．２２ははんだ、１２は基体
凹部、１３．３２はモールド基体、２０は導体層、２１
は導体パターン、Ｌ、ｍＩ。 −はリード端子金具の対向間ｖ４を示す。
の概略構造を示すｉｍｍ向図１第２図は本発明の一実施
例に係わるＤＩＰ温ノ１イブリッドＩＣの一略栴造を示
す斜視図、ｊ１ｇ３図は第２図に示し九ハイブリッドｘ
ｃｏｓｗｔｒ向図、第４図は本発明の憤の一実施例に係
わるＤＩＰｄ”イブリッドＩＣ０９ｇ略栴造を示す側断
面図でｂる０ なお、図中ＫＪ？ｌｎてＬ １１，３１はＤＩＰａｉ
ｌハイブリッドＩＣ，２，１５，１６社回路卓子、３．
１７はハイブリッド基板、４，１４．３３はリード端子
金具、５．１８ａ一体、６．２２ははんだ、１２は基体
凹部、１３．３２はモールド基体、２０は導体層、２１
は導体パターン、Ｌ、ｍＩ。 −はリード端子金具の対向間ｖ４を示す。
Claims (2)
- （１） 絶縁基板に回路素子を形成及び瘉砿し対向す
る２列のリード端子金具を臭えた〇ＩＰｍハイブリッド
ＩＣにおいて、プラスチックをモールド成形し上Ｉ［Ｉ
Ｉ−ｆ＋矢部に形成された凹ｍｔ挾んで対向する２列に
吾複数本のリード端子金Ａを貫設してなる基体と、セラ
（ツクス等にてなり上面及び下面に回ｗｌＩ素子をそれ
ぞれ形成及び悟−して所ｉＩＩｇｌ路を構成し端面には
線上面の回路と該ド面の回路とｔ接続する導体層を形成
してなる基板と、セラミックス等にてなるキャップ戯量
体とｔ、ｘＩえ、前記基体Ｏ上面に前記基板Ｏ″ＦＩｌ
ｉｌｉ會蛍着させて前記基値下ｒＭ回１６０所費部を１
紀麺体凹部に気密−入し、前−基体上向より突出する１
／ＩＪ紀リード端子金具を前記基板上面に形成した接続
パターンに接続させてなることを特許としたＤ Ｉ Ｐ
ａハイブリッドＩＣ。 - （２）グラスチック基体に対向貫設される複数率の各リ
ード端子金具は中間部ｔ２段に曲げカａ工し、前記基体
の上面から突出する対向間隔と、前記基体の下面から突
出する対向間隔とを所要に違えたことｔ−特徴とした前
記特許請求の範囲第（１）項に記載し九ＤＩＰ臘ハイブ
リッドＩＣ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1302682A JPS58131756A (ja) | 1982-01-29 | 1982-01-29 | Ｄｉｐ型ハイブリツドｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1302682A JPS58131756A (ja) | 1982-01-29 | 1982-01-29 | Ｄｉｐ型ハイブリツドｉｃ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58131756A true JPS58131756A (ja) | 1983-08-05 |
| JPS6244859B2 JPS6244859B2 (ja) | 1987-09-22 |
Family
ID=11821621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1302682A Granted JPS58131756A (ja) | 1982-01-29 | 1982-01-29 | Ｄｉｐ型ハイブリツドｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58131756A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0393671A2 (en) * | 1989-04-20 | 1990-10-24 | Sanyo Electric Co., Ltd. | Hybrid integrated circuit device |
| EP0393657A2 (en) * | 1989-04-20 | 1990-10-24 | Sanyo Electric Co., Ltd. | Hybrid integrated circuit device |
-
1982
- 1982-01-29 JP JP1302682A patent/JPS58131756A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0393671A2 (en) * | 1989-04-20 | 1990-10-24 | Sanyo Electric Co., Ltd. | Hybrid integrated circuit device |
| EP0393657A2 (en) * | 1989-04-20 | 1990-10-24 | Sanyo Electric Co., Ltd. | Hybrid integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6244859B2 (ja) | 1987-09-22 |
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