JPS61285739A - 高密度実装形セラミツクｉｃパツケ−ジ - Google Patents
高密度実装形セラミツクｉｃパツケ−ジInfo
- Publication number
- JPS61285739A JPS61285739A JP60126308A JP12630885A JPS61285739A JP S61285739 A JPS61285739 A JP S61285739A JP 60126308 A JP60126308 A JP 60126308A JP 12630885 A JP12630885 A JP 12630885A JP S61285739 A JPS61285739 A JP S61285739A
- Authority
- JP
- Japan
- Prior art keywords
- package
- chip
- wiring pattern
- ceramic
- density mounting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は高密度実装回路を実現するため、ＩＣチップに
対する外部回路を印刷配線化して内蔵したセラミックＩ
Ｃパッケージに関する。
対する外部回路を印刷配線化して内蔵したセラミックＩ
Ｃパッケージに関する。
〈従来の技術〉
従来のＩＣノぞツケージは単にＩＣチップを収容するこ
とを目的としたものである。そのため、第２図に示すよ
うに、ノ臂ツケージ本体１にはワイヤ−ンデイング用ノ
ぐラド３及び外部電極４が設けられる他は、電気回路的
なものは何も設けられていない。
とを目的としたものである。そのため、第２図に示すよ
うに、ノ臂ツケージ本体１にはワイヤ−ンデイング用ノ
ぐラド３及び外部電極４が設けられる他は、電気回路的
なものは何も設けられていない。
第２図はチップキャリヤ形態のセラミックＩＣノぐツケ
ージの従来例を示し、セラミック製ノにツケージ本体１
の上面の略中夫にＩＣチップ搭載部分としてキャビティ
２が形成されており、キャビティ２周囲のノぐツケージ
本体１上面にワイヤゼンデイング用ノぐラド３が形成さ
れ、更にパッケージ本体１の側面から下面にかけてＡラ
ド３に接続する外部電極４が形成されている、ＩＣチッ
プ１０はキャピテイ２内にダイがンデイング５によって
固定され、次いでＩＣチツｆｌＯの電極とＡｌツケージ
本体１のノ々ツド３とが♂ンデイングワイヤ６で電気的
に接続される。ＩＣチップ１０が搭載されると、パッケ
ージ本体１の上面周囲にセラミック製スペー°す７を封
止固定し、さらにその上にメタル製あるいはセラミック
製リッド８が封止固定することによシ、チップキャリヤ
形態のセラミック／ヤツケージＩＣができ上る。
ージの従来例を示し、セラミック製ノにツケージ本体１
の上面の略中夫にＩＣチップ搭載部分としてキャビティ
２が形成されており、キャビティ２周囲のノぐツケージ
本体１上面にワイヤゼンデイング用ノぐラド３が形成さ
れ、更にパッケージ本体１の側面から下面にかけてＡラ
ド３に接続する外部電極４が形成されている、ＩＣチッ
プ１０はキャピテイ２内にダイがンデイング５によって
固定され、次いでＩＣチツｆｌＯの電極とＡｌツケージ
本体１のノ々ツド３とが♂ンデイングワイヤ６で電気的
に接続される。ＩＣチップ１０が搭載されると、パッケ
ージ本体１の上面周囲にセラミック製スペー°す７を封
止固定し、さらにその上にメタル製あるいはセラミック
製リッド８が封止固定することによシ、チップキャリヤ
形態のセラミック／ヤツケージＩＣができ上る。
９は封止材料、１１は印刷配線基板、１２は配線・臂タ
ーン、１３はハンダ付けである。
ーン、１３はハンダ付けである。
〈発明が解決しようとする問題点〉
Ｉｃｆｔ用いて電気回路モジュールの高密度実装化が進
められているが、ＩＣパッケージの基本的機能がＩＣチ
ップを収容することＫあるからＩＣ−臂ツケージ自体の
小形化には限界がある。そのため従来のＩＣをモジュー
ルに組み込んでも高密度化に限界があった。
められているが、ＩＣパッケージの基本的機能がＩＣチ
ップを収容することＫあるからＩＣ−臂ツケージ自体の
小形化には限界がある。そのため従来のＩＣをモジュー
ルに組み込んでも高密度化に限界があった。
本発明は上記従来技術に鑑み、高智度実装を可能とした
セラミックＩＣノぐツケージを提供することを目的とす
る。
セラミックＩＣノぐツケージを提供することを目的とす
る。
〈問題点を解決するための手段〉
本発明によるセラミックＩＣ／々ツケージは、ＩＣチッ
プの外部回路としてコンデンサ及び抵抗のうち少なくと
も一方の機能素子を含む配線パターンを・９ツケ一ジ本
体に形成してあシ、外形が標準工ＣａＪ？ツケージに近
似した形状のものである。
プの外部回路としてコンデンサ及び抵抗のうち少なくと
も一方の機能素子を含む配線パターンを・９ツケ一ジ本
体に形成してあシ、外形が標準工ＣａＪ？ツケージに近
似した形状のものである。
く作用〉
ＩＣチップの外部回路を配線ノＪｌターン化することＫ
よシ、ＩＣパッケージの外形特に平面の大きさを大きく
することなく、外部回路を１４ツケ一ジ本体に搭載する
ことができ、三次元回路となって実装密度が向上する。
よシ、ＩＣパッケージの外形特に平面の大きさを大きく
することなく、外部回路を１４ツケ一ジ本体に搭載する
ことができ、三次元回路となって実装密度が向上する。
この場合、ＩＣ７４ツケージの外形を従来から存在する
チップキャリヤ形態、デュアルインライン／譬ツケージ
形態、ピングリッドアレイ形態などの標準パッケージに
近似した形状としておくことＫより、ＩＣ／Ｃ／クツケ
ージ装の自動化が簡単になる。
チップキャリヤ形態、デュアルインライン／譬ツケージ
形態、ピングリッドアレイ形態などの標準パッケージに
近似した形状としておくことＫより、ＩＣ／Ｃ／クツケ
ージ装の自動化が簡単になる。
〈実施例〉
第１図に本発明の一実施例に係る上２ミックＩＣパッケ
ージを示す０本実施例のＩＣパッケージはチップキャリ
ヤ形態のものであシ、パッケージ本体１は従来の標準工
Ｃａ４ツケージと同じ大きさの外形を有し、グリーンシ
ート積層法によシ配線・ぐターン１４と同時に作られて
いる。即ち、コンデンサ及び抵抗のうち少なくとも一方
の機能素子を含む配線パターンを所要枚数のグリーンシ
ー）Ｋ分けて印刷しておき、グリーンシートを積層して
焼成しである。グリーンシート積層法によると、・譬ツ
ケージ本体１と配線パターン１４とが同時に製造でき、
割合簡単である。この場合、配線／々ターン１４はＩＣ
チップ１０の全ての外部回路を含むもので゛も良いし、
その一部のみでも良い。配線ノ々ターン１４は必要に応
じてワイヤがンデイング用パッド３あるいは外部電極４
に接続している。
ージを示す０本実施例のＩＣパッケージはチップキャリ
ヤ形態のものであシ、パッケージ本体１は従来の標準工
Ｃａ４ツケージと同じ大きさの外形を有し、グリーンシ
ート積層法によシ配線・ぐターン１４と同時に作られて
いる。即ち、コンデンサ及び抵抗のうち少なくとも一方
の機能素子を含む配線パターンを所要枚数のグリーンシ
ー）Ｋ分けて印刷しておき、グリーンシートを積層して
焼成しである。グリーンシート積層法によると、・譬ツ
ケージ本体１と配線パターン１４とが同時に製造でき、
割合簡単である。この場合、配線／々ターン１４はＩＣ
チップ１０の全ての外部回路を含むもので゛も良いし、
その一部のみでも良い。配線ノ々ターン１４は必要に応
じてワイヤがンデイング用パッド３あるいは外部電極４
に接続している。
このようなパッケージ本体１のキャピテイ２にＩＣチッ
プ１０が搭載され、所定のワイヤビンディングを施した
のち、リッド８で塞がれる。５はグイゲンデインダ、６
はがンデイングワイヤ、７はスペーサ、９は封止材料で
ある。
プ１０が搭載され、所定のワイヤビンディングを施した
のち、リッド８で塞がれる。５はグイゲンデインダ、６
はがンデイングワイヤ、７はスペーサ、９は封止材料で
ある。
上述した実施例ではパッケージ形態がチップキャリヤ（
ＬＣＣ）形態であるが、デュアルインラインＩ４ツケー
ジ（ＤＩＰ）形態あるいはピングリッドアレイ（ＰＧＡ
）形態など従来から存在する標準ＩＣ−９ツケージの形
態にしても良い。いずれの場合もパッケージ外形は大き
さも含め標準ＩＣパッケージと略同じものとすることが
でき、これによシ実装の自動化が簡単になる。チップキ
ャリヤ形態の場合は、テーピングすることにより自動実
装をすることができる。また上述した実施例ではグリー
ンシート積層法によって・母ツクージ本体１と配線・９
ターン１４とを同時に作ったが、ノぐツケージ本体ＩＫ
配線／４ターン１４ｔ形成する方法はいかなるものでも
良い。
ＬＣＣ）形態であるが、デュアルインラインＩ４ツケー
ジ（ＤＩＰ）形態あるいはピングリッドアレイ（ＰＧＡ
）形態など従来から存在する標準ＩＣ−９ツケージの形
態にしても良い。いずれの場合もパッケージ外形は大き
さも含め標準ＩＣパッケージと略同じものとすることが
でき、これによシ実装の自動化が簡単になる。チップキ
ャリヤ形態の場合は、テーピングすることにより自動実
装をすることができる。また上述した実施例ではグリー
ンシート積層法によって・母ツクージ本体１と配線・９
ターン１４とを同時に作ったが、ノぐツケージ本体ＩＫ
配線／４ターン１４ｔ形成する方法はいかなるものでも
良い。
〈発明の効果〉
本発明によればノ七ツケージ本体に配線／譬ターンを形
成したことによシ、従来からの標準ＩＣ−４ツケージに
近い形で三次元回路が実現し、高密度実装化が達成され
た。ｔた配線ノ母ターンの存在によｐＩｃノ４ツケージ
が高機能化した。
成したことによシ、従来からの標準ＩＣ−４ツケージに
近い形で三次元回路が実現し、高密度実装化が達成され
た。ｔた配線ノ母ターンの存在によｐＩｃノ４ツケージ
が高機能化した。
第１図は本発明の一実施例に係るセラミックエＣＡツケ
ージの断面図、第２図は従来のセラミックＩＣフッケー
ジの断面図である。 図 面 中、 １はノ臂ツケージ本体、２はキャビティ、３はワイヤゲ
ンデイングノ母ツド、４は外ｆｌ電極、６はボンディン
グワイヤ、１４は配線ノぐターンである。
ージの断面図、第２図は従来のセラミックＩＣフッケー
ジの断面図である。 図 面 中、 １はノ臂ツケージ本体、２はキャビティ、３はワイヤゲ
ンデイングノ母ツド、４は外ｆｌ電極、６はボンディン
グワイヤ、１４は配線ノぐターンである。
Claims (3)
- （１）パッケージ本体に搭載されるＩＣチップの外部回
路としてコンデンサと抵抗のうち少なくとも一方の機能
素子を含む配線パターンがパッケージ本体に形成されて
おり、外形が標準ＩＣパッケージに近似した形状のセラ
ミックＩＣパッケージ。 - （２）特許請求の範囲第１項において、パッケージ本体
が配線パターンを印刷したグリーンシートの積層体の焼
成体であるセラミックＩＣパッケージ。 - （３）特許請求の範囲第１項または第２項において、パ
ッケージ形態がチップキャリヤ形態、デュアルインライ
ンパッケージ形態及びピングリッドアレイ形態のうちの
いずれかであるセラミックＩＣパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60126308A JPS61285739A (ja) | 1985-06-12 | 1985-06-12 | 高密度実装形セラミツクｉｃパツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60126308A JPS61285739A (ja) | 1985-06-12 | 1985-06-12 | 高密度実装形セラミツクｉｃパツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61285739A true JPS61285739A (ja) | 1986-12-16 |
Family
ID=14931971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60126308A Pending JPS61285739A (ja) | 1985-06-12 | 1985-06-12 | 高密度実装形セラミツクｉｃパツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61285739A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6413136U (ja) * | 1987-06-23 | 1989-01-24 | ||
| JPS6481404A (en) * | 1987-09-22 | 1989-03-27 | Tdk Corp | Piezoelectric compound component and its manufacture |
| JPH025448A (ja) * | 1988-06-24 | 1990-01-10 | Nec Corp | セラミックパッケージ |
| JPH03225859A (ja) * | 1990-01-30 | 1991-10-04 | Nec Corp | 半導体パッケージ |
| JPH0435058A (ja) * | 1990-05-31 | 1992-02-05 | Hitachi Ltd | 複合集積回路装置および混成集積回路装置 |
-
1985
- 1985-06-12 JP JP60126308A patent/JPS61285739A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6413136U (ja) * | 1987-06-23 | 1989-01-24 | ||
| JPS6481404A (en) * | 1987-09-22 | 1989-03-27 | Tdk Corp | Piezoelectric compound component and its manufacture |
| JPH025448A (ja) * | 1988-06-24 | 1990-01-10 | Nec Corp | セラミックパッケージ |
| JPH03225859A (ja) * | 1990-01-30 | 1991-10-04 | Nec Corp | 半導体パッケージ |
| JPH0435058A (ja) * | 1990-05-31 | 1992-02-05 | Hitachi Ltd | 複合集積回路装置および混成集積回路装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS58446U (ja) | 混成集積回路装置 | |
| JPS58123748A (ja) | 半導体装置用パツケ−ジ及びその製造方法 | |
| JPS5896756A (ja) | マルチチップパッケージ | |
| JPS61101067A (ja) | メモリモジユ−ル | |
| JPS60194548A (ja) | チツプキヤリヤ | |
| KR840009177A (ko) | 집적회로모듈 및 그 제조방법 | |
| JPH064595Y2 (ja) | ハイブリッドｉｃ | |
| JPS61285739A (ja) | 高密度実装形セラミツクｉｃパツケ−ジ | |
| JPH04148553A (ja) | チップ型電子部品の製造方法 | |
| JPS55165661A (en) | Semiconductor device | |
| JPH0473298B2 (ja) | ||
| JPH0458189B2 (ja) | ||
| JPS5915383B2 (ja) | 半導体集積回路用実装化装置 | |
| JPS6035243Y2 (ja) | 半導体リ−ドレスパッケ−ジ | |
| JPH06216492A (ja) | 電子装置 | |
| JPS61285740A (ja) | 高密度実装形セラミツクｉｃパツケ−ジ | |
| JPS6233342Y2 (ja) | ||
| JPS61174655A (ja) | 集積回路装置 | |
| JPH01173747A (ja) | 樹脂封止形半導体装置 | |
| JPS61152046A (ja) | 半導体装置 | |
| JPS58168141U (ja) | リ−ドレスパツケ−ジ | |
| JPH01205457A (ja) | システム化半導体装置 | |
| JPH02239577A (ja) | 表面実装用混成集積回路 | |
| JPS5972751A (ja) | 半導体装置 | |
| JPS58131638U (ja) | 混成集積回路装置 |