JPH0473298B2 - - Google Patents
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- JPH0473298B2 JPH0473298B2 JP57233789A JP23378982A JPH0473298B2 JP H0473298 B2 JPH0473298 B2 JP H0473298B2 JP 57233789 A JP57233789 A JP 57233789A JP 23378982 A JP23378982 A JP 23378982A JP H0473298 B2 JPH0473298 B2 JP H0473298B2
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- substrates
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- 239000002184 metal Substances 0.000 claims description 2
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
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-
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は基体上にチツプキヤリア、コンデンサ
等を搭載するモジユールに係り、特にコンデンサ
を基体の端面或いは裏面へ実装するようにした半
導体装置に関する。
等を搭載するモジユールに係り、特にコンデンサ
を基体の端面或いは裏面へ実装するようにした半
導体装置に関する。
(2) 技術の背景
近年、集積回路製造技術の中心は、素子チツプ
自体以外の組立実装面にも向けられてきており、
またICパツケージコストがICチツプコストを上
回るケースも増えているためICパツケージに対
する関心も高まつている。
自体以外の組立実装面にも向けられてきており、
またICパツケージコストがICチツプコストを上
回るケースも増えているためICパツケージに対
する関心も高まつている。
さらに、最近リードのない小型部品が増加する
傾向にある。これはチツプ部品が実装を高めるた
めの小型化に適しているだけでなく、大量生産の
ための自動化に適しており、コストの低減にもつ
ながるからである。
傾向にある。これはチツプ部品が実装を高めるた
めの小型化に適しているだけでなく、大量生産の
ための自動化に適しており、コストの低減にもつ
ながるからである。
そして例えば現在LCC（リードレスチツプキヤ
リア）と呼ばれているリードのないチツプを搭載
したキヤリアが開発されており、このLCCをプ
リント基板に実装してカードとなすための有効な
モジユールの実用化が要請されている。
リア）と呼ばれているリードのないチツプを搭載
したキヤリアが開発されており、このLCCをプ
リント基板に実装してカードとなすための有効な
モジユールの実用化が要請されている。
(3) 従来技術と問題点
従来ICのパツケージとしては、フラツトパツ
ケージ、デユアルインラインパツケージ（以下
DIPと記す）等各種開発されてきているが、何れ
のタイプも例えば放熱或いは高密度実装等に関し
て問題を有している。
ケージ、デユアルインラインパツケージ（以下
DIPと記す）等各種開発されてきているが、何れ
のタイプも例えば放熱或いは高密度実装等に関し
て問題を有している。
例えば、第１図の如きDIPの平面図の上部キヤ
ツプを取り除いた図において、セラミツク等から
形成される基板１中の内リード部２の部分の占有
する面積の割合がICチツプ３自体の大きさに比
べてはるかに大きな比重を占めているために、特
に実装密度を高める上で大きなネツクとなつてい
る。
ツプを取り除いた図において、セラミツク等から
形成される基板１中の内リード部２の部分の占有
する面積の割合がICチツプ３自体の大きさに比
べてはるかに大きな比重を占めているために、特
に実装密度を高める上で大きなネツクとなつてい
る。
このため、前述したようにリード部のないキヤ
リアすなわちLCCが現在開発されている。これ
を第２図にて説明する。
リアすなわちLCCが現在開発されている。これ
を第２図にて説明する。
第２図ａは従来のLCCの外観を示す側面図、
第２図ｂは外観を示す底面図、第２図ｃは第２図
ａのＡ−Ａ断面矢視図を示すもので第２図ｃに示
すようにグリーンシート等の多層セラミツク基板
１上にチツプ３を載置して該セラミツク基板１の
配線バターニング部分とチツプをボンデイングし
配線端子４ａをパツケージの側面及び底面に沿つ
てはわせたもので、第２図ａ及びｂに示すように
長さＬ×幅ｗ×厚さｔは11.05Lmm×7.49wmm×
2.16tmmで長さ方向端子ピツチp1＝5.08mm、幅方向
端子ピツチp2＝1.27mmと極めて小さく構成でき
て、従来のDIPの約1/3の大きさとすることがで
きる。このようなLCCとDIPをプリント基板等に
パスコン等を搭載する場合にはプリント基板上に
平面的にLCC，DIPコンデンサ等を並べて配置す
るために実装密度が上がらない欠点があつた。
第２図ｂは外観を示す底面図、第２図ｃは第２図
ａのＡ−Ａ断面矢視図を示すもので第２図ｃに示
すようにグリーンシート等の多層セラミツク基板
１上にチツプ３を載置して該セラミツク基板１の
配線バターニング部分とチツプをボンデイングし
配線端子４ａをパツケージの側面及び底面に沿つ
てはわせたもので、第２図ａ及びｂに示すように
長さＬ×幅ｗ×厚さｔは11.05Lmm×7.49wmm×
2.16tmmで長さ方向端子ピツチp1＝5.08mm、幅方向
端子ピツチp2＝1.27mmと極めて小さく構成でき
て、従来のDIPの約1/3の大きさとすることがで
きる。このようなLCCとDIPをプリント基板等に
パスコン等を搭載する場合にはプリント基板上に
平面的にLCC，DIPコンデンサ等を並べて配置す
るために実装密度が上がらない欠点があつた。
(4) 発明の目的
本発明は上記従来の欠点に鑑みなされたもので
あり、プリント基板に立体的に立てた状態で差し
込み可能な基板の表裏面にLCCを、表裏面また
は端面にコンデンサを装着して実装密度の向上を
計ることを目的とするものである。
あり、プリント基板に立体的に立てた状態で差し
込み可能な基板の表裏面にLCCを、表裏面また
は端面にコンデンサを装着して実装密度の向上を
計ることを目的とするものである。
(5) 発明の構成
本発明の目的は、基体と、該基体の一主表面に
搭載された複数のリードレスチツプキヤリアと、
該基体の一側面内部から導出する複数のリードピ
ンと、該基体の他の主表面又は他の側面に搭載さ
れた電気素子とからなることを特徴とする半導体
装置を提供することによつて達成される。
搭載された複数のリードレスチツプキヤリアと、
該基体の一側面内部から導出する複数のリードピ
ンと、該基体の他の主表面又は他の側面に搭載さ
れた電気素子とからなることを特徴とする半導体
装置を提供することによつて達成される。
(6) 発明の実施例
以下、本発明の実施例について図面を用いて説
明する。
明する。
第３図ａ及びｂは本発明の一実施例の正面図と
側面図とを各々示している。
側面図とを各々示している。
第３図ａにおいて、セラミツク等の多層基板
１′面に、LCC４が例えばハンダ付け等により片
面に４個ずつ都合８個搭載されて固定されてお
り、また前記基板１′上の上面には電気素子、例
えばコンデンサ５が同様にして例えば３個設けら
れ、半導体装置のモジユールを形成している。こ
の基板の大きさはDIPの１個分に相当し前記LCC
４及びコンデンサ５は基板１′内の配線パターン
を介し電気的接続がなされており、さらに基板
１′上の例えば下側端面に複数設けられたピン６
をあらかじめ設けられたボードまたはプリント基
板８の端子の接続部に基板１を立てた状態で挿入
することによつて半導体装置のモジユールは電気
的接続がなされている。なお、ピン６は、例えば
ICリードフレームと同様に金属フレームで構成
されており、第３図ｂ及び第４図ｂに示すように
基板１′内部から導出されている。
１′面に、LCC４が例えばハンダ付け等により片
面に４個ずつ都合８個搭載されて固定されてお
り、また前記基板１′上の上面には電気素子、例
えばコンデンサ５が同様にして例えば３個設けら
れ、半導体装置のモジユールを形成している。こ
の基板の大きさはDIPの１個分に相当し前記LCC
４及びコンデンサ５は基板１′内の配線パターン
を介し電気的接続がなされており、さらに基板
１′上の例えば下側端面に複数設けられたピン６
をあらかじめ設けられたボードまたはプリント基
板８の端子の接続部に基板１を立てた状態で挿入
することによつて半導体装置のモジユールは電気
的接続がなされている。なお、ピン６は、例えば
ICリードフレームと同様に金属フレームで構成
されており、第３図ｂ及び第４図ｂに示すように
基板１′内部から導出されている。
また、第３図ｂにおいて、例えばセラミツク等
からなる基板１′上の両面において、LCCの例え
ば端子４ａと基板１′の図示しない端子間でハン
ダ付け７がなされており、これら両面間の電気的
接続は複数の多層構成されたセラミツク上の多層
パターンでなされている。
からなる基板１′上の両面において、LCCの例え
ば端子４ａと基板１′の図示しない端子間でハン
ダ付け７がなされており、これら両面間の電気的
接続は複数の多層構成されたセラミツク上の多層
パターンでなされている。
本発明の半導体装置のモジユールは、基板１′
上の大部分の面積を占有する表面または又は裏面
にはLCC４のみを搭載させてある。また、基板
１′上の表面及び裏面以外の僅かな部分例えば上
面等の端面を利用して電気回路上不可欠な電気素
子例えば（デカツプリング）コンデンサ５を搭載
させているため、基板１′上に搭載することが可
能なLCCの数は基板の大きさに対応して定める
ことが可能でコンデンサを基板端面に持つて来た
だけ高密度化が可能となつている。
上の大部分の面積を占有する表面または又は裏面
にはLCC４のみを搭載させてある。また、基板
１′上の表面及び裏面以外の僅かな部分例えば上
面等の端面を利用して電気回路上不可欠な電気素
子例えば（デカツプリング）コンデンサ５を搭載
させているため、基板１′上に搭載することが可
能なLCCの数は基板の大きさに対応して定める
ことが可能でコンデンサを基板端面に持つて来た
だけ高密度化が可能となつている。
さらに、本発明の半導体装置のモジユールは、
ボード上に縦形にて実装させるために実装密度は
頗る向上している。
ボード上に縦形にて実装させるために実装密度は
頗る向上している。
第４図ａ及びｂは本発明の他の実施例の正面図
と側面図をそれぞれ示す。
と側面図をそれぞれ示す。
第４図ａにおいて、セラミツク等の基板１′面
の表面部ＡにはLCC４が例えばハンダ付け等に
より４個固定されて搭載されており、また、前記
基板１′上の裏面Ｂには（デカツプリング）コン
デンサ５がハンダ付け等で例えば３個設けられ、
半導体モジユールを形成している。そして、多層
セラミツク基板内で配線が行われて各素子間の電
気的接続がはかられており、さらに基板１′上の
例えば下側端面に複数設けられているピン６をあ
らかじめ設けられているボード８上の端子の接続
部に嵌合することにより、半導体装置のモジユー
ルは外部と電気的接続がなされている。
の表面部ＡにはLCC４が例えばハンダ付け等に
より４個固定されて搭載されており、また、前記
基板１′上の裏面Ｂには（デカツプリング）コン
デンサ５がハンダ付け等で例えば３個設けられ、
半導体モジユールを形成している。そして、多層
セラミツク基板内で配線が行われて各素子間の電
気的接続がはかられており、さらに基板１′上の
例えば下側端面に複数設けられているピン６をあ
らかじめ設けられているボード８上の端子の接続
部に嵌合することにより、半導体装置のモジユー
ルは外部と電気的接続がなされている。
第４図ｂにおいて、例えばセラミツク等からな
る基板１′上の表面Ａにおいて、LCC４の例えば
端子４ａと基板の図示しない端子間にハンダ付け
７がなされて固定されており、また基板１′上の
裏面Ｂにおいて、コンデンサ５が例えばハンダ付
け７により固定されて実装されている。これら両
面間の電気的接続は複数の多層セラミツク基板か
ら構成された多層配線９を介して行われている。
る基板１′上の表面Ａにおいて、LCC４の例えば
端子４ａと基板の図示しない端子間にハンダ付け
７がなされて固定されており、また基板１′上の
裏面Ｂにおいて、コンデンサ５が例えばハンダ付
け７により固定されて実装されている。これら両
面間の電気的接続は複数の多層セラミツク基板か
ら構成された多層配線９を介して行われている。
本発明の半導体装置のモジユールは、基板１′
上の大部分の面積を占有している表面Ａ及び裏面
Ｂにはそれぞれ例えばLCCとコンデンサ５を搭
載させてある。これは基板１′を縦形にボードに
挿入し、基板の表裏両面すなわち２面分の面積が
占有可能となつているため一板の基板中に搭載で
きるLCC数は大幅に増加している。また、さら
に基板を縦形に利用してボード上に実装させてあ
るため、ボード上での実装密度も飛躍的に増大し
ている。
上の大部分の面積を占有している表面Ａ及び裏面
Ｂにはそれぞれ例えばLCCとコンデンサ５を搭
載させてある。これは基板１′を縦形にボードに
挿入し、基板の表裏両面すなわち２面分の面積が
占有可能となつているため一板の基板中に搭載で
きるLCC数は大幅に増加している。また、さら
に基板を縦形に利用してボード上に実装させてあ
るため、ボード上での実装密度も飛躍的に増大し
ている。
尚、本実施例では、基板上に搭載される電気素
子としてコンデンサの例を示したが、その他にイ
ンダクタンス等の素子も搭載することができる。
子としてコンデンサの例を示したが、その他にイ
ンダクタンス等の素子も搭載することができる。
(7) 発明の効果
以上述べてきたように、本発明の半導体装置の
モジユール化によつて、すなわち多層配線をなす
基板を縦形にして表裏両面での素子の搭載を図
り、且つ上下端面等にさらにコンデンサ及び外リ
ード用の電気的端子を設けたことによつて、従来
に比べて実装密度の大幅に高められた半導体装置
のモジユールが可能となつている。
モジユール化によつて、すなわち多層配線をなす
基板を縦形にして表裏両面での素子の搭載を図
り、且つ上下端面等にさらにコンデンサ及び外リ
ード用の電気的端子を設けたことによつて、従来
に比べて実装密度の大幅に高められた半導体装置
のモジユールが可能となつている。
また、さらに係る半導体装置の各モジユールを
ボード上に搭載する際の実装密度に関しても、上
記の如く基板を縦形として用いてあるために高密
度実装を図ることが可能となつている。
ボード上に搭載する際の実装密度に関しても、上
記の如く基板を縦形として用いてあるために高密
度実装を図ることが可能となつている。
第１図は従来から用いられているデユアルイン
ラインパツケージ（DIP）の上部キヤツプを取り
除いた際の平面図、第２図ａ乃至ｃはLCCの構
成を示す側面図、底面図及び第２図ａのＡ−Ａ断
面図、第３図ａ及びｂは本発明の一実施例のそれ
ぞれ正面図と側面図、第４図ａ及びｂも同様に本
発明の他の実施例のそれぞれ正面部と側面図であ
る。 １，１′…基板、２…内リード部、３…ICチツ
プ、４…リードレスチツプキヤリア、５…デカツ
プリングコンデンサ、６…ピン、８…ボード。
ラインパツケージ（DIP）の上部キヤツプを取り
除いた際の平面図、第２図ａ乃至ｃはLCCの構
成を示す側面図、底面図及び第２図ａのＡ−Ａ断
面図、第３図ａ及びｂは本発明の一実施例のそれ
ぞれ正面図と側面図、第４図ａ及びｂも同様に本
発明の他の実施例のそれぞれ正面部と側面図であ
る。 １，１′…基板、２…内リード部、３…ICチツ
プ、４…リードレスチツプキヤリア、５…デカツ
プリングコンデンサ、６…ピン、８…ボード。
Claims (1)
- 【特許請求の範囲】 １ 基体と、該基体の一主表面に搭載された複数
のリードレスチツプキヤリアと、該基体の一側面
内部から導出する複数のリードピンと、該基体の
他の主表面又は他の側面に搭載された電気素子と
からなることを特徴とする半導体装置。 ２ 前記リードピンは、基体内部に設けられた金
属フレームからなり、前記電気素子はバイパス用
コンデンサであることを特徴とする特許請求の範
囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23378982A JPS59124744A (ja) | 1982-12-29 | 1982-12-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23378982A JPS59124744A (ja) | 1982-12-29 | 1982-12-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59124744A JPS59124744A (ja) | 1984-07-18 |
| JPH0473298B2 true JPH0473298B2 (ja) | 1992-11-20 |
Family
ID=16960588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23378982A Granted JPS59124744A (ja) | 1982-12-29 | 1982-12-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59124744A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63141352A (ja) * | 1986-12-03 | 1988-06-13 | Nec Corp | 面実装集積回路モジユ−ル |
| JP2001110984A (ja) * | 1999-10-13 | 2001-04-20 | Hitachi Ltd | 半導体モジュールおよびそれを用いた電気装置 |
| JP2003110049A (ja) * | 2001-09-28 | 2003-04-11 | Fujitsu Ten Ltd | 高周波ｉｃパッケージ、高周波ｉｃパッケージを使用する高周波ユニット及び、その製造方法 |
| US8304854B2 (en) * | 2008-11-13 | 2012-11-06 | Samsung Electro-Mechanics Co., Ltd. | Semiconductor integrated circuit chip, multilayer chip capacitor and semiconductor integrated circuit chip package |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5719738U (ja) * | 1980-07-08 | 1982-02-01 |
-
1982
- 1982-12-29 JP JP23378982A patent/JPS59124744A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5719738U (ja) * | 1980-07-08 | 1982-02-01 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59124744A (ja) | 1984-07-18 |
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