JPH0529538A - 半導体モジユール構造 - Google Patents
半導体モジユール構造Info
- Publication number
- JPH0529538A JPH0529538A JP17972091A JP17972091A JPH0529538A JP H0529538 A JPH0529538 A JP H0529538A JP 17972091 A JP17972091 A JP 17972091A JP 17972091 A JP17972091 A JP 17972091A JP H0529538 A JPH0529538 A JP H0529538A
- Authority
- JP
- Japan
- Prior art keywords
- wiring board
- semiconductor
- chip
- connection pads
- semiconductor chips
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
Abstract
(57)【要約】
【目的】半導体チップを複数個接続してなる半導体モジ
ュール構造に関し、半導体チップを多段に積み重ねて、
マザーボード上への搭載面積を小さくし、高密度に実装
することを目的とする。 【構成】半導体チップ１の辺部１１に外部接続パッド１
２を形成し、前記辺部１１に近接して配置される配線板
２にはチップ接続パッド２２を形成して前記外部接続パ
ッド１２に接続するとともに、前記配線板２に形成した
上下接続パッド２３により上下に複数段重ねて構成され
る。
ュール構造に関し、半導体チップを多段に積み重ねて、
マザーボード上への搭載面積を小さくし、高密度に実装
することを目的とする。 【構成】半導体チップ１の辺部１１に外部接続パッド１
２を形成し、前記辺部１１に近接して配置される配線板
２にはチップ接続パッド２２を形成して前記外部接続パ
ッド１２に接続するとともに、前記配線板２に形成した
上下接続パッド２３により上下に複数段重ねて構成され
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体回路の形成され
た半導体チップを複数個モジュール化して高密度に実装
する半導体モジュール構造に関するものである。
た半導体チップを複数個モジュール化して高密度に実装
する半導体モジュール構造に関するものである。
【０００２】近年、電子機器の小型化により、半導体チ
ップをモジュール化して高密度に実装することが行われ
ているが、複数の半導体チップをモジュール基板上に搭
載するため、モジュール基板の搭載面積をあまり小さく
することができず、従って半導体チップをより高密度に
実装することのできる半導体モジュール構造が求められ
ている。
ップをモジュール化して高密度に実装することが行われ
ているが、複数の半導体チップをモジュール基板上に搭
載するため、モジュール基板の搭載面積をあまり小さく
することができず、従って半導体チップをより高密度に
実装することのできる半導体モジュール構造が求められ
ている。
【０００３】
【従来の技術】従来、半導体モジュール構造としては、
図５に示すように、樹脂やセラミックの基板材等に配線
パターンを形成してなるモジュール配線基板１０上に、
シリコン基板上に半導体回路を形成してなる半導体チッ
プ２０を、半田バンプやボンディングワイヤ等により接
続して、複数個搭載し、シールキャップ３０や樹脂コー
ト等で保護して半導体モジュールを構成する。そして、
モジュール配線基板１０に設けられた外部接続リード４
０によって、電子機器のマザーボード５０上に接続され
るようになっている。
図５に示すように、樹脂やセラミックの基板材等に配線
パターンを形成してなるモジュール配線基板１０上に、
シリコン基板上に半導体回路を形成してなる半導体チッ
プ２０を、半田バンプやボンディングワイヤ等により接
続して、複数個搭載し、シールキャップ３０や樹脂コー
ト等で保護して半導体モジュールを構成する。そして、
モジュール配線基板１０に設けられた外部接続リード４
０によって、電子機器のマザーボード５０上に接続され
るようになっている。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
半導体モジュール構造では、モジュール配線基板１０上
に複数個の半導体チップ２０、２０、…を平面的に配置
して、それぞれの半導体チップ２０、２０間をモジュー
ル配線基板１０上にプリントされた配線パターンによっ
て接続するため、複数の半導体チップ２０、２０、…と
それらに対応する配線パターンの占める面積により、モ
ジュール配線基板１０の面積をあまり小さくすることが
できないという欠点があった。
半導体モジュール構造では、モジュール配線基板１０上
に複数個の半導体チップ２０、２０、…を平面的に配置
して、それぞれの半導体チップ２０、２０間をモジュー
ル配線基板１０上にプリントされた配線パターンによっ
て接続するため、複数の半導体チップ２０、２０、…と
それらに対応する配線パターンの占める面積により、モ
ジュール配線基板１０の面積をあまり小さくすることが
できないという欠点があった。
【０００５】本発明は、以上の欠点を解消すべくなされ
たものであり、複数個の半導体チップを上下に立体的に
配置してモジュール化し、実装面積を小さくして、小型
かつ高密度な半導体モジュール構造を提供することを目
的とするものである。
たものであり、複数個の半導体チップを上下に立体的に
配置してモジュール化し、実装面積を小さくして、小型
かつ高密度な半導体モジュール構造を提供することを目
的とするものである。
【０００６】
【課題を解決するための手段】本発明を実施例に対応す
る図１ないし図３に基づいて説明すると、半導体回路の
形成された半導体チップ１には、辺部１１に外部接続パ
ッド１２を形成し、半導体チップ１の辺部１１の近傍に
配置される配線板２には、半導体チップ１に近接する側
の辺部２１に、チップ接続パッド２２を形成している。
そして、前記半導体チップ１の外部接続パッド１２と配
線板２のチップ接続パッド２２とを接続部材３で接続
し、かつ配線板２には上下接続パッド２３を形成し、こ
の上下接続パッド２３を介して前記半導体チップ１を接
続した配線板２を上下に複数段重ねて形成されている。
る図１ないし図３に基づいて説明すると、半導体回路の
形成された半導体チップ１には、辺部１１に外部接続パ
ッド１２を形成し、半導体チップ１の辺部１１の近傍に
配置される配線板２には、半導体チップ１に近接する側
の辺部２１に、チップ接続パッド２２を形成している。
そして、前記半導体チップ１の外部接続パッド１２と配
線板２のチップ接続パッド２２とを接続部材３で接続
し、かつ配線板２には上下接続パッド２３を形成し、こ
の上下接続パッド２３を介して前記半導体チップ１を接
続した配線板２を上下に複数段重ねて形成されている。
【０００７】
【作用】上記構成に基づき、本発明においては、半導体
チップ１を辺部２１に近接して接続した配線板２を複数
個多段に積み重ねることにより、単一の半導体チップ
と、配線板２の面積で多数の半導体チップを実装でき、
しかも配線板２は、半導体チップ１と辺部１１の外側に
配置されて、半導体チップ１とほぼ同一面で積まれ、モ
ジュールの高さをあまり高くすることがなく、従って、
半導体チップ１を高密度に実装することができる。
チップ１を辺部２１に近接して接続した配線板２を複数
個多段に積み重ねることにより、単一の半導体チップ
と、配線板２の面積で多数の半導体チップを実装でき、
しかも配線板２は、半導体チップ１と辺部１１の外側に
配置されて、半導体チップ１とほぼ同一面で積まれ、モ
ジュールの高さをあまり高くすることがなく、従って、
半導体チップ１を高密度に実装することができる。
【０００８】
【実施例】以下、本発明の望ましい実施例を添付図面に
基づいて詳細に説明する。図１は、本発明の半導体モジ
ュールＡを構成する一単位の半導体チップ１と配線板２
とを接続したユニットを示すもので、長方形状の半導体
チップ１の対向する二辺の辺部１１、１１に配線板２、
２をそれぞれ配置し、半導体１の外部接続パッド１２と
配線板２のチップ接続パッド２２とを、リード片３１よ
りなる接続部材３で接続して一つの単位を構成している
ものである。
基づいて詳細に説明する。図１は、本発明の半導体モジ
ュールＡを構成する一単位の半導体チップ１と配線板２
とを接続したユニットを示すもので、長方形状の半導体
チップ１の対向する二辺の辺部１１、１１に配線板２、
２をそれぞれ配置し、半導体１の外部接続パッド１２と
配線板２のチップ接続パッド２２とを、リード片３１よ
りなる接続部材３で接続して一つの単位を構成している
ものである。
【０００９】半導体チップ１は、シリコン基板に半導体
回路を形成してなるもので、辺部１１に形成される外部
接続パッド１２は、対向する二辺に形成する以外に、半
導体回路の実装密度によっては周囲四辺に形成してもよ
く、その場合、配線板２もそれぞれの辺部１１に近接し
て四箇所に配置される。
回路を形成してなるもので、辺部１１に形成される外部
接続パッド１２は、対向する二辺に形成する以外に、半
導体回路の実装密度によっては周囲四辺に形成してもよ
く、その場合、配線板２もそれぞれの辺部１１に近接し
て四箇所に配置される。
【００１０】配線板２は、樹脂やセラミック、あるいは
シリコン材に配線パターンをプリント等により形成した
もので、辺部２１にチップ接続パッド２２を形成した接
続ブロック２４と、接続ブロック２４の下面に設けられ
る支持ブロック２５とより段状に形成されている。そし
て、接続ブロック２４と支持ブロック２５には、それぞ
れ上下接続パッド２３が形成されており、それぞれの上
下接続パッド２３、２３間は、ビアホール等によって導
通している。
シリコン材に配線パターンをプリント等により形成した
もので、辺部２１にチップ接続パッド２２を形成した接
続ブロック２４と、接続ブロック２４の下面に設けられ
る支持ブロック２５とより段状に形成されている。そし
て、接続ブロック２４と支持ブロック２５には、それぞ
れ上下接続パッド２３が形成されており、それぞれの上
下接続パッド２３、２３間は、ビアホール等によって導
通している。
【００１１】接続部材３は、リード片３１よりなり、一
端を配線板２のチップ接続パッド２２に半田付けされ、
他端にはＡｕバンプを形成して、導電性接着剤により半
導体チップ１の外部接続パッド１２に接着される。
端を配線板２のチップ接続パッド２２に半田付けされ、
他端にはＡｕバンプを形成して、導電性接着剤により半
導体チップ１の外部接続パッド１２に接着される。
【００１２】そして、図１および図２に示されるような
接続部材３で接続された一単位の半導体チップ１と配線
板２のユニットは、図３に示すように、多段に積み重ね
られてマザーボード４上に搭載される。すなわち、配線
板２の接続ブロック２４と支持ブロック２５に形成され
た上下接続パッド２３により配線板２の上下面を導通さ
せ、上下に積み重ねられる配線板２の上下接続パッド２
３同士を半田付けして、配線板２を介して複数個の半導
体チップ１、１、…を接続し、半導体モジュールＡを構
成している。
接続部材３で接続された一単位の半導体チップ１と配線
板２のユニットは、図３に示すように、多段に積み重ね
られてマザーボード４上に搭載される。すなわち、配線
板２の接続ブロック２４と支持ブロック２５に形成され
た上下接続パッド２３により配線板２の上下面を導通さ
せ、上下に積み重ねられる配線板２の上下接続パッド２
３同士を半田付けして、配線板２を介して複数個の半導
体チップ１、１、…を接続し、半導体モジュールＡを構
成している。
【００１３】半導体モジュールＡとマザーボード４との
接続は、最下段の配線板２の支持ブロック２５の上下接
続パッド２３と、マザーボード４上に形成されている接
続パッド（図示せず）とを半田付けすることによって行
われる。
接続は、最下段の配線板２の支持ブロック２５の上下接
続パッド２３と、マザーボード４上に形成されている接
続パッド（図示せず）とを半田付けすることによって行
われる。
【００１４】また、各段の半導体チップ１、１、…は、
支持ブロック２５によって、間隙を形成して積まれてい
るため、上下の半導体チップ１、１間でショートしたり
することがない。そして、マザーボード４上に搭載され
た半導体モジュール４は、樹脂コート５やキャップで保
護することにより、より確実に搭載することができる。
支持ブロック２５によって、間隙を形成して積まれてい
るため、上下の半導体チップ１、１間でショートしたり
することがない。そして、マザーボード４上に搭載され
た半導体モジュール４は、樹脂コート５やキャップで保
護することにより、より確実に搭載することができる。
【００１５】図４は、他の実装例を示すものであり、接
続部材３を、配線板２の辺部２１を延長してチップ接続
パッド２２を直接半導体チップ１の外部接続パッド１２
とフリップチップ状態で接続することにより、接続部材
３を配線板２のチップ接続パッド２２と兼用させるよう
にしたものである。そして、支持ブロック２５は、積み
重ねられる半導体チップ１、１間に適当な間隙を形成す
るように、半導体チップ１よりも厚く形成されている。
続部材３を、配線板２の辺部２１を延長してチップ接続
パッド２２を直接半導体チップ１の外部接続パッド１２
とフリップチップ状態で接続することにより、接続部材
３を配線板２のチップ接続パッド２２と兼用させるよう
にしたものである。そして、支持ブロック２５は、積み
重ねられる半導体チップ１、１間に適当な間隙を形成す
るように、半導体チップ１よりも厚く形成されている。
【００１６】
【発明の効果】以上説明したように、本発明において
は、半導体チップの辺部に近接して配置された配線板を
介して上下に多段に積み重ねて構成されるため、電子機
器等のマザーボード上への搭載面積を小さくすることが
でき、小型かつ高密度な半導体モジュールを提供するこ
とができる。
は、半導体チップの辺部に近接して配置された配線板を
介して上下に多段に積み重ねて構成されるため、電子機
器等のマザーボード上への搭載面積を小さくすることが
でき、小型かつ高密度な半導体モジュールを提供するこ
とができる。
【図１】本発明の実施例を示す平面図である。
【図２】本発明の実施例を示す側面図である。
【図３】本発明の実装状態を示す説明図である。
【図４】本発明の他の実施例を示す説明図である。
【図５】従来例を示す説明図である。
１ 半導体チップ １１ 辺部 １２ 外部接続パッド ２ 配線板 ２１ 辺部 ２２ チップ接続パッド ２３ 上下接続パッド ３ 接続部材
Claims (1)
- 【特許請求の範囲】 【請求項１】 半導体チップ(1) の辺部(11)に外部接続
パッド(12)を形成するとともに、前記辺部(11)の近傍に
配置される配線板(2) の辺部(21)には、チップ接続パッ
ド(22)を形成し、前記半導体チップ(1) の外部接続パッ
ド(12)と配線板(2) のチップ接続パッド(22)とを接続部
材(3) で接続し、かつ前記配線板(2)には上下接続パッ
ド(23)を形成して、前記半導体チップ(1) を接続した配
線板(2)を、前記上下接続パッド(23)を介して上下に複
数段重ねてなる半導体モジュール構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17972091A JPH0529538A (ja) | 1991-07-19 | 1991-07-19 | 半導体モジユール構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17972091A JPH0529538A (ja) | 1991-07-19 | 1991-07-19 | 半導体モジユール構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529538A true JPH0529538A (ja) | 1993-02-05 |
Family
ID=16070696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17972091A Pending JPH0529538A (ja) | 1991-07-19 | 1991-07-19 | 半導体モジユール構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529538A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008293089A (ja) * | 2007-05-22 | 2008-12-04 | Panasonic Corp | メモリカードおよびメモリカードの製造方法 |
| US8125236B2 (en) | 2009-04-01 | 2012-02-28 | Samsung Electronics Co., Ltd. | Main board and system for memory mounting test |
-
1991
- 1991-07-19 JP JP17972091A patent/JPH0529538A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008293089A (ja) * | 2007-05-22 | 2008-12-04 | Panasonic Corp | メモリカードおよびメモリカードの製造方法 |
| US8125236B2 (en) | 2009-04-01 | 2012-02-28 | Samsung Electronics Co., Ltd. | Main board and system for memory mounting test |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990727 |