JPS60171754A - 回路素子付半導体チツプキヤリア - Google Patents

回路素子付半導体チツプキヤリア

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JPS60171754A
JPS60171754A JP59027269A JP2726984A JPS60171754A JP S60171754 A JPS60171754 A JP S60171754A JP 59027269 A JP59027269 A JP 59027269A JP 2726984 A JP2726984 A JP 2726984A JP S60171754 A JPS60171754 A JP S60171754A
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carrier
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Tetsuo Morita
哲郎 森田
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、回路素子がリッドに設けられた半導体チップ
キャリアに関するものである。
従来技術 例えば従来の厚膜法によるハイブリット集積回路装置は
、第１図に示す如く、回路基板１上に、半導体チップキ
ャリア２やコンデンサ３等の様々な回路素子が搭載され
必要な配線がなされ、そのあと樹脂モールド等の必要な
封止処理がされて作られている。
しかし、上述した如く回路基板上に全ての回路素子を平
面的に配置した場合、回路素子によって占有される面積
は、回路素子の面積の総和であり、一方、回路基板はそ
の総占有面積に比べて十分広くなければならないため、
実装密度に限界があった。
しかし、実装密度を高めるためには、立体的に実装する
ことが考えるが、従来効果的な方法が提案されていなか
った。
発明の目的 そこで、本発明は、半導体チップキャリアの蓋部らリッ
ド」二のスペースを活用することに着目して、回路基板
へ半導体チップキャリアやほかの回路素子を実装する際
の実装密度を高めることができる半導体チップキャリア
を提供せんとするものである。
発明の構成 即ち、本発明によるならば、半導体チップが収容され、
該半導体チップが導体により外部端子に接続されており
、頂部がリッドによって封止されている半導体チップキ
ャリアにおいて、前記リッドに少なくとも１つの回路素
子が設けられており、前記回路素子の端子は半導体チッ
プキャリアの対応する外部端子に接続されていることを
特徴とする半導体チップキャリアが提供される。
以北の如き半導体チップキャリアを使用するならば、そ
れに搭載した回路素子を回路基板に直接搭載した場合に
必要な面積だけ、実装密度を高めることができる。
なお、ここで、用語「回路素子」は、コンデンサ、抵抗
、コイル等の受動素子や、トランジスタやダイオード等
の機能素子を含むものとして使用する。
実施例 以下添付図面を参照して本発明による回路素子付半導体
チップキャリアの実施例を説明する。
第２図は、本発明による回路素子付半導体チップキャリ
アの一実施例の分解部品配列斜視図であり、第３図は、
半導体チップが実装された状態での断面図である。
セラミックキャリア１０は、金属化された底部１２を有
する凹部１４が中央に形成され、外周辺部には外部端子
１６として機能する導体が設けられている。
そのようなセラミックキャリア１０の凹部１４の金属化
底部１２に、半導体チップ１８がダイボンディングによ
り固定され、そして、外部端子１６．との間がボンディ
ングワイヤ２０により結線されている。
そのセラミックキャリア１０の上に重ねられる封止用の
セラミックリッド２２の上面上には、配線回路をなす一
対の導電性バット２４が形成されている。
その導電性パッド２４ば、セラミックリッド２２に搭載
される回路素子が接続されるべき外部端子１６の直上に
位置するセラミックリッド２２の端部まで延びその端面
に沿って垂下して、延長垂下端部２４Ａを形成している
。
図示の実施例においてセラミックリッド２２の上に搭載
されるチップ形セラミックコンデンサ２６は、ハンダ被
覆された端子電極２８が両端に形成されている。
上記した本発明による回路素子付半導体チップキャリア
の実施例は、次のように組立られる。すなわち、セラミ
ックリッド２２は、従来公知の方法により半導体チップ
１８がダイボンディングされ必要なワイヤボンディング
が施されているセラミックキャリア１０の上に載置され
、絶縁性接着剤３０で接合される。その結果、半導体チ
ップ１８は、セラミックキャリアｌＯとセラミックリッ
ド２２とによって封止される。このとき、セラミックリ
ッド２２の各パッド２４の延長垂下端部２４Ａは、半導
体チップキャリアの外部端子１６の内の対応するものに
直上に位置する。
そのようにつくられた半導体チップキャリアが、厚膜法
により導体回路や抵抗が形成されている回路ノル板１上
の所定の位置に置かれ、その半導体チップキャリアのセ
ラミックリッド２２の−に面」二に上記したチ・ツブ形
セラミックコンデン→ノ゛２６が載置される。そのとき
、各端子電極２８は、対応するパッド２４の上に位Ｗ（
；Ｉけられる。かかる状態で回路基板１全体を加熱する
と、半導体チップキャリアは、回路基板１」−に半田付
けされ、チップ形セラミックコンデンザ２６の各端子電
極２８もパッド２４に半ＩＩＩ例けされ、史に、それら
パッド２４の垂下端部２４Δも、対応する外部端子１６
に半田付けされる。
かくして、上記実施例においては、厚膜法による従来の
ハイブリット集積回路装置の製造プロセスにおける手間
と同じ手間で実装が行うことができ、且つ、チップ形セ
ラミックサコンデンサ２６を回路基板上に搭載しない分
だけ実装密度を高くすることができる。
なお、半導体チップとコンデンサとを接続する場合、半
導体チップとコンデンサとを接続するリード線がインダ
クタとして機能して、寄生インダクタンスを生じる。し
かし、上記実施例のようにコンデンサを半導体チップキ
ャリアのリッドの上に搭載することにより、半導体チッ
プとコンテンツとの接続リードを可能な限り短くするこ
とができ、寄生インダクタンスを最小にすることができ
る。
−に述した第２図および第３図に示す実施例のように、
リッド２２にコンデンサ２６のような別体の回路素子を
搭載する場合は、コンデンサや抵抗やコイル等の受動素
子だけでなく、パッド２４の位置、形状、数を適当に選
ぶことにより、ダイオードやトランジスタ等の機能素子
も搭載することもできる。
第４図は、本発明による回路素子付半導体チップキャリ
アのもう一つの実施例の断面図である。
第４図の実施例にあっても、セラミックキャリア１０は
、金属化された底部１２を有する凹部１４が中央に形成
され、外周辺部には外部端子１６として機能する導体が
設けられている。そのようなセラミックキャリア１０の
凹部１４の金属化底部１２に、半導体チップ１８がダイ
ボンディングにより固定され、そして、外部端子１６と
の間がワイヤ２０により結線されている。
そのようなセラミックキャリア１０の上に重ねられるリ
ッドは、この実施例の場合、チップ型セラミックコンデ
ンサ自体により構成される。このチップ型セラミックコ
ンデンサ４０は、セラミックキャリア１０と同じ大きさ
をしており、その両端にある端子電極４２の各々からは
、チップ型セラミックコンデンサ４０が接続されるべき
外部端子１６の直上に向ってピン４４が垂下している。
そして、リッドとしても機能するチップ型セラミックコ
ンデンサ４０は、絶縁性接着剤４６によってセラミック
キャリア１０の上縁に接合され、半導体チップ１８をセ
ラミックキャリア１０とチップ型セラミックコンデンサ
４０との間の空間内に封止する。
そのとき、ピン４４は、対応する外部端子に当接し、電
気的接続を確保する。
以上の如き第４図に示す半導体チップキャリアは、従来
の半導体チップキャリアと全く同様な方法によって回路
基板に搭載することができる。
なお、第４図に示す実施例のように、す・１ドと回路素
子とを兼用する場合は、リッドとして使用できるもので
あれば、コンデンサだけでなく、セラミック板上に抵抗
パターンやコイルパターンがプリントされた抵抗やコイ
ル等の受動素子も搭載することができる。
発明の効果 以」二から明らかなように、本発明による回路素子付半
導体チップキャリアを使用するならば、半導体チップキ
ャリアのリッドの上に回路素子を搭載しているので、回
路基板の実装密度を従来に比べて一層高めることができ
る。
【図面の簡単な説明】
第１図は、回路基板への従来の実装を図解した図、第２
図は、本発明による回路素子付半導体チップキャリアの
一実施例の分解部品配列斜視図、第３図は、第２図の半
導体チップキャリアの断面図、そして、第４図は、本発
明による回路素子付半導体チップキャリアのもう１つの
実施例の断面図である。 （主な参照番号） １・・・回路基板、 ２・・・半導体チップキャリ°ｒ、 ３・・・コンデンサ、 ｌＯ・・・セラミックキャリ゛ｒ１ １４・・・凹部、　１６・・・外部端子、１８・・・半
導体チップ　、 ２２・・・セラミックリッド、 ２４・　・　・パッド、 ２６・・・チップ型コンデンザ、 ４０・・・リッド兼チップ型コンデンザ特許出願人　住
友電気工業株式会社 代　理　人　弁理士　新居　正彦

Claims (5)

    【特許請求の範囲】
  1. （１）半導体チップが収容され、該半導体チップが導体
    により外部端子に接続されており、頂部がリッドによっ
    て封止されている半導体チップキャリアにおいて、前記
    リッドに少なくとも１つの回路素子が設けられており、
    前記回路素子の端子は半導体チップキャリアの対応する
    外部端子に接続されていることを特徴とする半導体チッ
    プキャリア。
  2. （２）前記回路素子は、前記リッド上に載置され固定さ
    れていることを特徴とする特許請求の範囲第１項記載の
    半導体チップキャリア。
  3. （３）前記リッドの頂面には、前記回路素子が接続され
    る導体回路が形成されていることを特徴とする特許請求
    の範囲第２項記載の半導体チップキャリア。
  4. （４）前記回路素子は、受動素子であり、該受動素子は
    、前記リッド自体であることを特徴とする特許請求の範
    囲第１項に記載の半導体チップキャリ゛ｆ０
  5. （５）前記回路素子１ま、コンデンサ、コイル、抵抗、
    ダイオード又はトランジスタであることを特徴とする特
    許請求の範囲第」項から第４項のいずれかに記載の半導
    体チップキャリア。
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