JPH04148553A - チップ型電子部品の製造方法 - Google Patents
チップ型電子部品の製造方法Info
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- JPH04148553A JPH04148553A JP2274359A JP27435990A JPH04148553A JP H04148553 A JPH04148553 A JP H04148553A JP 2274359 A JP2274359 A JP 2274359A JP 27435990 A JP27435990 A JP 27435990A JP H04148553 A JPH04148553 A JP H04148553A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はチップ型電子部品の製造方法に関する。
具体的には、例えば、ＩＣや弾性表面波デバイス等の素
子をパッケージ内に封入したチップ型電子部品の製造方
法に関する。
子をパッケージ内に封入したチップ型電子部品の製造方
法に関する。
［背景技術］
現在実用化されている小型の密閉型パッケージは、第８
図に示すようなリード付きパッケージ５１である。これ
は、下面に複数本のリード５２を取着された基板５３の
上面に素子を搭載して素子とり−ド５２とを電気的に導
通させ、基板５３にキャップ５４を被せて基板５３とキ
ャップ５４からなるパッケージＳ５内に素子を封入した
ものである。しかして、この電子部品を回路基板５６に
実装する場合には、回路基板５６の電極５７の上にリー
ド５２を乗せ、リード５２と電極５７とをハンダ５８で
半田付けしている。
図に示すようなリード付きパッケージ５１である。これ
は、下面に複数本のリード５２を取着された基板５３の
上面に素子を搭載して素子とり−ド５２とを電気的に導
通させ、基板５３にキャップ５４を被せて基板５３とキ
ャップ５４からなるパッケージＳ５内に素子を封入した
ものである。しかして、この電子部品を回路基板５６に
実装する場合には、回路基板５６の電極５７の上にリー
ド５２を乗せ、リード５２と電極５７とをハンダ５８で
半田付けしている。
しかしながら、このような構造の電子部品では、リード
と回路基板上の電極とを接続する際にハンダを比較的多
く使用するため、半田量のバラツキによって素子の高周
波特性にバラツキを生じさせるという問題があった。ま
た、リードの基板への取付位置精度が悪いため、自動実
装も困難であった。
と回路基板上の電極とを接続する際にハンダを比較的多
く使用するため、半田量のバラツキによって素子の高周
波特性にバラツキを生じさせるという問題があった。ま
た、リードの基板への取付位置精度が悪いため、自動実
装も困難であった。
そこで、特開平２−８７５５７号公報には、す−ドを無
くして基板表面に形成した表面電極を外部接続用の電極
としたリードレスパッケージ及びその製造方法が開示さ
れている。第１０図は、この製造方法の１工程を示して
いる。この製造方法は、複数個の基板を含む親基板６１
の上面及び下面にそれぞれ複数の上面電極及び下面電極
を設け、各上面及び下面電極を親基板ｅ１のスルーホー
ルθ２によって導通させ、この親基板６１の上に複数個
の素子６３を搭載して上面電極と素子６３との間にワイ
ヤーボンディングを施した後、第１０図に示すように、
各素子６３の上に１つ１つキャップ６４を被せて各素子
８３をキャップ６４内に封入させ、ついで親基板６１を
各素子毎にカットしてチップ型電子部品を製造していた
。
くして基板表面に形成した表面電極を外部接続用の電極
としたリードレスパッケージ及びその製造方法が開示さ
れている。第１０図は、この製造方法の１工程を示して
いる。この製造方法は、複数個の基板を含む親基板６１
の上面及び下面にそれぞれ複数の上面電極及び下面電極
を設け、各上面及び下面電極を親基板ｅ１のスルーホー
ルθ２によって導通させ、この親基板６１の上に複数個
の素子６３を搭載して上面電極と素子６３との間にワイ
ヤーボンディングを施した後、第１０図に示すように、
各素子６３の上に１つ１つキャップ６４を被せて各素子
８３をキャップ６４内に封入させ、ついで親基板６１を
各素子毎にカットしてチップ型電子部品を製造していた
。
このため、製造工程においてキャップを各素子の上に１
つ１つ被せて接着してゆく作業が煩わしく、製造効率が
悪かった。
つ１つ被せて接着してゆく作業が煩わしく、製造効率が
悪かった。
口発明が解決しようとする課題］
本発明は、叙上の従来例の欠点に鑑みてなされたもので
あり、その目的とするところはチップ型電子部品の製造
方法において、複数個の素子に一度にキャップを被せる
ことができるようにし、その製造効率を向上させること
にある。
あり、その目的とするところはチップ型電子部品の製造
方法において、複数個の素子に一度にキャップを被せる
ことができるようにし、その製造効率を向上させること
にある。
［課題を解決するための手段］
本発明のチップ型電子部品の製造方法は、複数個分の基
板を含む親基板の上面に複数個分の上面電極を形成する
と共に下面に各上面電極と導通した複数個分の下面電極
を形成し、親基板の上面に複数個の素子を搭載して各素
子と前記各上面電極とを電気的に接続させ、下面に複数
個の凹所を形成された封止用親蓋を前記親基板の上に固
着させて各素子を各凹所内に封止させ、この後、親基板
及び封止用親蓋を各素子毎に切り離すことを特徴として
いる。
板を含む親基板の上面に複数個分の上面電極を形成する
と共に下面に各上面電極と導通した複数個分の下面電極
を形成し、親基板の上面に複数個の素子を搭載して各素
子と前記各上面電極とを電気的に接続させ、下面に複数
個の凹所を形成された封止用親蓋を前記親基板の上に固
着させて各素子を各凹所内に封止させ、この後、親基板
及び封止用親蓋を各素子毎に切り離すことを特徴として
いる。
［作用］
本発明にあっては、カットされて複数個の基板となる親
基板の上に複数個の素子を搭載した後、下面に複数個の
凹所を有しカットされて複数個のキャップとなる封止用
親蓋を基板の上に被せて各凹所内に素子を封止させてい
る。したがって、複数個の素子を一度に封止させること
ができ、従来例のように親基板の上に素子を搭載した後
、複数個の素子に１つ１つキャップを被せるという繁雑
な作業を無くすことができる。この結果、チップ型電子
部品の製造効率がより一層向上する。
基板の上に複数個の素子を搭載した後、下面に複数個の
凹所を有しカットされて複数個のキャップとなる封止用
親蓋を基板の上に被せて各凹所内に素子を封止させてい
る。したがって、複数個の素子を一度に封止させること
ができ、従来例のように親基板の上に素子を搭載した後
、複数個の素子に１つ１つキャップを被せるという繁雑
な作業を無くすことができる。この結果、チップ型電子
部品の製造効率がより一層向上する。
「実施例コ
以下、本発明の実施例を添付図に基づいて詳述する。
親基板１は、複数枚のグリーンシートを積層して形成さ
れており、例えば次のようにして製造される。まず、Ｓ
！０２−Ｂａ０−ＡＱＪｓ等のセラミック粉末に添加物
を加えて原料を調整し、これを仮焼した後に粉砕し、粉
砕粉にバインダー樹脂や可塑剤等を混合する。つぎに、
ドクターブレード法などによってグリーンシートを成形
し、複数枚のグリーンシートを積層し、５０〜１００℃
の温度で１５０〜２５０ ｋｇｆの圧力を加えてグリー
ンシートを圧着させて未焼成の親基板ｌを得る。次に、
数値制御のＮＣドリルやＮＣパンチなどによって親基板
１に複数個の貫通孔２を穿孔する。この後、親基板１の
上面にＣｕ系ペーヌト等の導電ペーストを印刷し、第１
図（ａ）に示すような上面パターン電極３を形成する。
れており、例えば次のようにして製造される。まず、Ｓ
！０２−Ｂａ０−ＡＱＪｓ等のセラミック粉末に添加物
を加えて原料を調整し、これを仮焼した後に粉砕し、粉
砕粉にバインダー樹脂や可塑剤等を混合する。つぎに、
ドクターブレード法などによってグリーンシートを成形
し、複数枚のグリーンシートを積層し、５０〜１００℃
の温度で１５０〜２５０ ｋｇｆの圧力を加えてグリー
ンシートを圧着させて未焼成の親基板ｌを得る。次に、
数値制御のＮＣドリルやＮＣパンチなどによって親基板
１に複数個の貫通孔２を穿孔する。この後、親基板１の
上面にＣｕ系ペーヌト等の導電ペーストを印刷し、第１
図（ａ）に示すような上面パターン電極３を形成する。
この上面パターン電極３は、親基板１を各基板４にカッ
ティングした時、それぞれの部分が基板４の上面電極５
（第６図参照）となるよう複数個の上面型８！５が連続
したパターンとなっている。同様に、親基板ｌの下面に
導電ペーストを印刷し、第１図（ｂ）に示すような環状
の下面パターン電極６を形成する。この下面パターン電
極６も、親基板１のカッティング時に、それぞれの部分
が基板４の下面電極７（第７図参照）となるように複数
個の下面電極７が連続したパターンとなっている。さら
に、親基板工の貫通孔２の内周面には導電ペーストが印
刷されてスルーホール８が形成される。もちろん、親基
板ｌの両面の上面パターン電極３と下面パターン電極６
とは、スルーホール８を介して互いに電気的に導通させ
られている。この後、親基板ｌと導電ペーストとを非酸
化雰囲気において８５０〜１０００’Ｃの温度で同時に
焼成することによって親基板１ができあがる。第１図（
ａ） （ｂ）に示しであるものは、９個取りの親基板１
であり、最終的には破線の箇所で個々の基板４に切り離
されるものである。
ティングした時、それぞれの部分が基板４の上面電極５
（第６図参照）となるよう複数個の上面型８！５が連続
したパターンとなっている。同様に、親基板ｌの下面に
導電ペーストを印刷し、第１図（ｂ）に示すような環状
の下面パターン電極６を形成する。この下面パターン電
極６も、親基板１のカッティング時に、それぞれの部分
が基板４の下面電極７（第７図参照）となるように複数
個の下面電極７が連続したパターンとなっている。さら
に、親基板工の貫通孔２の内周面には導電ペーストが印
刷されてスルーホール８が形成される。もちろん、親基
板ｌの両面の上面パターン電極３と下面パターン電極６
とは、スルーホール８を介して互いに電気的に導通させ
られている。この後、親基板ｌと導電ペーストとを非酸
化雰囲気において８５０〜１０００’Ｃの温度で同時に
焼成することによって親基板１ができあがる。第１図（
ａ） （ｂ）に示しであるものは、９個取りの親基板１
であり、最終的には破線の箇所で個々の基板４に切り離
されるものである。
また、封止片親蓋９は、親基板１とほぼ同じ寸法を有し
ており、その下面には複数個の凹所１０が設けられてい
る。第２図（ａ）に示す封止片親蓋８も、８個取りであ
り、最終的には破線の箇所で切り離されるものであり、
凹所１０は破線で囲まれた１つのキャップとなる部分の
中央に配置されている。この封止片親蓋９は、第２図（
ｂ）に示すように、パンチング等によって複数個の通孔
１１を穿孔されたグリーンシート１２と孔のないグリー
ンシート１３とを積層及び圧着させて下面に凹所１０を
形成し、これを焼成して製作される。
ており、その下面には複数個の凹所１０が設けられてい
る。第２図（ａ）に示す封止片親蓋８も、８個取りであ
り、最終的には破線の箇所で切り離されるものであり、
凹所１０は破線で囲まれた１つのキャップとなる部分の
中央に配置されている。この封止片親蓋９は、第２図（
ｂ）に示すように、パンチング等によって複数個の通孔
１１を穿孔されたグリーンシート１２と孔のないグリー
ンシート１３とを積層及び圧着させて下面に凹所１０を
形成し、これを焼成して製作される。
上記のようにして製造された親基板１は、切り離される
ことなく、親基板ｌをワークサイズとして素子１４の実
装工程へ送られる。まず、親基板１の上面及び下面パタ
ーン電極３，６及びスルーホール８には、Ａｕメツキが
施され、ついで第３図に示すように、四つのスルーホー
ル８の中間位置に各々素子１４が搭載されてダイボンデ
ィングされ、各々の素子１４と上面パターン電極３の間
がワイヤー１５によりボンディングされる。なお、素子
１４と上面電極とは、素子の下面に設けたバンブを用い
てバンブ接続してもよい。
ことなく、親基板ｌをワークサイズとして素子１４の実
装工程へ送られる。まず、親基板１の上面及び下面パタ
ーン電極３，６及びスルーホール８には、Ａｕメツキが
施され、ついで第３図に示すように、四つのスルーホー
ル８の中間位置に各々素子１４が搭載されてダイボンデ
ィングされ、各々の素子１４と上面パターン電極３の間
がワイヤー１５によりボンディングされる。なお、素子
１４と上面電極とは、素子の下面に設けたバンブを用い
てバンブ接続してもよい。
この後、第４図に示すように、素子１４の上から親基板
１の上に封止片親蓋９を被せて各素子１４を凹所１０内
に納め、接着剤等を用いて封止片親蓋９の下面を親基板
１の上面に接着し、素子１４を各凹所１０内に気密的に
封入する。封止が完了した後、親基板１及び封止用蓋板
９を第４図の一点鎖線Ｃ−Ｃ（もしくは、第１図及び第
２図の破線）に沿ってダイシングソーでカットすること
により、第５図に示すようなチップ型電子部品１６が複
数個得られる。すなわち、第６図に示すように、親基板
１は各基板４に分離され、同時に封止片親蓋９は各キャ
ップ１７に分離され、素子１４は基板４とキャップ１７
からなるパッケージ１８内に封止される。また、上面パ
ターン電極３及び下面パターン電極８は、それぞれカッ
トされて第６図及び第７図に示すような上面電極５と下
面電極７になる。さらに、スルーホール８は４つに分割
され、基板４のコーナ部に形成された側面電極１Ｂとな
る。
１の上に封止片親蓋９を被せて各素子１４を凹所１０内
に納め、接着剤等を用いて封止片親蓋９の下面を親基板
１の上面に接着し、素子１４を各凹所１０内に気密的に
封入する。封止が完了した後、親基板１及び封止用蓋板
９を第４図の一点鎖線Ｃ−Ｃ（もしくは、第１図及び第
２図の破線）に沿ってダイシングソーでカットすること
により、第５図に示すようなチップ型電子部品１６が複
数個得られる。すなわち、第６図に示すように、親基板
１は各基板４に分離され、同時に封止片親蓋９は各キャ
ップ１７に分離され、素子１４は基板４とキャップ１７
からなるパッケージ１８内に封止される。また、上面パ
ターン電極３及び下面パターン電極８は、それぞれカッ
トされて第６図及び第７図に示すような上面電極５と下
面電極７になる。さらに、スルーホール８は４つに分割
され、基板４のコーナ部に形成された側面電極１Ｂとな
る。
上記のようにして製造されたチップ型電子部品１６はリ
ードレスタイプであり、リードを用いることなく、第８
図に示すように回路基板２０の電極２１にハンダ２２で
直接に接合されるものである。従って、リードを用いた
場合のようにリードと基板との接合部分に浮遊容量が発
生したり、リードの長さによって配線インピーダンスが
大きくなったりすることを防止でき、高周波特性を良好
にすることができる。
ードレスタイプであり、リードを用いることなく、第８
図に示すように回路基板２０の電極２１にハンダ２２で
直接に接合されるものである。従って、リードを用いた
場合のようにリードと基板との接合部分に浮遊容量が発
生したり、リードの長さによって配線インピーダンスが
大きくなったりすることを防止でき、高周波特性を良好
にすることができる。
また、リードがなく、チップ部品化されているので、テ
ーピングして自動実装機などに供給することができ、自
動実装にも適している。しかも、このチップ型電子部品
１６は、４箇所に直角になったエツジ２４を有している
。このように少なくとも２箇所以上に直角になったエツ
ジ２４を有していれば、テーピングの際にエンボス内で
の回転を防止することができる。
ーピングして自動実装機などに供給することができ、自
動実装にも適している。しかも、このチップ型電子部品
１６は、４箇所に直角になったエツジ２４を有している
。このように少なくとも２箇所以上に直角になったエツ
ジ２４を有していれば、テーピングの際にエンボス内で
の回転を防止することができる。
また、親基板１の上に固着させた封止片親蓋９をカット
することによって各キャップ１７を各基板４の上に取り
付けているので、１つ１つキャップ１７を素子１４の上
に取り付けてゆく作業がなくなり、製造工程が簡単にな
る。
することによって各キャップ１７を各基板４の上に取り
付けているので、１つ１つキャップ１７を素子１４の上
に取り付けてゆく作業がなくなり、製造工程が簡単にな
る。
なお、上記実施例では、上面電極と下面電極とを導通さ
せる手段としてスルーホールを用いているが、これ以外
にも積層電極等によって上面電極と下面電極を導通させ
るようにしてもよい。
せる手段としてスルーホールを用いているが、これ以外
にも積層電極等によって上面電極と下面電極を導通させ
るようにしてもよい。
［発明の効果コ
本発明によれば、従来例のように親基板の上に素子を搭
載した後、各素子に１つ１つキャップを被せるという繁
雑な作業を無くすことができ、複数個の素子を一度に封
止させることができる。この結果、高周波特性のバラツ
キが小さく、自動実装にも好適なチップ型電子部品をよ
り効率的に製造することができる。
載した後、各素子に１つ１つキャップを被せるという繁
雑な作業を無くすことができ、複数個の素子を一度に封
止させることができる。この結果、高周波特性のバラツ
キが小さく、自動実装にも好適なチップ型電子部品をよ
り効率的に製造することができる。
第１図（ａ） （ｂ）ないし第４図は本発明の一実施例
の製造方法を示す説明図であって、第１図（ａ）（ｂ）
は親基板の上面図及び下面図、第２図（ａ） （ｂ）は
封止用親善の下面図及び一部破断した拡大断面図、第３
図は親基板の上に素子を搭載した状態を示す断面図、第
４図は親基板の上に封止用親善を積層して凹所内に素子
を封止した状態を示す断面図である。第５図は同上の方
法によって製造されたチップ型電子部品の斜視図、第６
図は同上のチップ型電子部品の分解斜視図、第７図は同
上のチップ型電子部品の下面図、第８図は同上のチップ
型電子部品を回路基板に実装した状態を示す斜視図であ
る。第８図は従来例のリード付きパッケージとその実装
状態を示す断面図、第１０図は別な従来例のチップ型電
子部品の製造方法の一工程を示す一部破断した正面図で
ある。 １・・・親基板 ４・・・基板 ５・・・上面電極 ７・・・下面電極 ９・・・封止用親善 ０・・・凹所 ４・・・素子
の製造方法を示す説明図であって、第１図（ａ）（ｂ）
は親基板の上面図及び下面図、第２図（ａ） （ｂ）は
封止用親善の下面図及び一部破断した拡大断面図、第３
図は親基板の上に素子を搭載した状態を示す断面図、第
４図は親基板の上に封止用親善を積層して凹所内に素子
を封止した状態を示す断面図である。第５図は同上の方
法によって製造されたチップ型電子部品の斜視図、第６
図は同上のチップ型電子部品の分解斜視図、第７図は同
上のチップ型電子部品の下面図、第８図は同上のチップ
型電子部品を回路基板に実装した状態を示す斜視図であ
る。第８図は従来例のリード付きパッケージとその実装
状態を示す断面図、第１０図は別な従来例のチップ型電
子部品の製造方法の一工程を示す一部破断した正面図で
ある。 １・・・親基板 ４・・・基板 ５・・・上面電極 ７・・・下面電極 ９・・・封止用親善 ０・・・凹所 ４・・・素子
Claims (1)
- （１）複数個分の基板を含む親基板の上面に複数個分の
上面電極を形成すると共に下面に各上面電極と導通した
複数個分の下面電極を形成し、親基板の上面に複数個の
素子を搭載して各素子と前記各上面電極とを電気的に接
続させ、 下面に複数個の凹所を形成された封止用親蓋を前記親基
板の上に固着させて各素子を各凹所内に封入させ、 この後、親基板及び封止用親蓋を各素子毎に切り離すこ
とを特徴とする半導体チップの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2274359A JP2967215B2 (ja) | 1990-10-12 | 1990-10-12 | チップ型電子部品の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2274359A JP2967215B2 (ja) | 1990-10-12 | 1990-10-12 | チップ型電子部品の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04148553A true JPH04148553A (ja) | 1992-05-21 |
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|---|---|---|---|---|
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| CN1106036C (zh) * | 1997-05-15 | 2003-04-16 | 日本电气株式会社 | 芯片型半导体装置的制造方法 |
| US6770959B2 (en) * | 2000-12-15 | 2004-08-03 | Silconware Precision Industries Co., Ltd. | Semiconductor package without substrate and method of manufacturing same |
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| CN100350594C (zh) * | 2003-03-11 | 2007-11-21 | 株式会社迪斯科 | 分割半导体晶片的方法 |
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Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06318625A (ja) * | 1993-01-27 | 1994-11-15 | Trw Inc | 電子装置を大量に同時にシール及び電気接続する方法 |
| US7397001B2 (en) | 1994-12-05 | 2008-07-08 | Freescale Semiconductor, Inc. | Multi-strand substrate for ball-grid array assemblies and method |
| US7199306B2 (en) | 1994-12-05 | 2007-04-03 | Freescale Semiconductor, Inc. | Multi-strand substrate for ball-grid array assemblies and method |
| CN1106036C (zh) * | 1997-05-15 | 2003-04-16 | 日本电气株式会社 | 芯片型半导体装置的制造方法 |
| DE19959938C2 (de) * | 1999-03-30 | 2002-10-31 | Mitsubishi Electric Corp | Herstellungsverfahren einer eine Gehäusestruktur aufweisenden Halbleitervorrichtung |
| US6621161B2 (en) | 1999-03-30 | 2003-09-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a package structure |
| US6268236B1 (en) | 1999-03-30 | 2001-07-31 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having a package structure, and semiconductor device manufactured thereby |
| JP2002118192A (ja) * | 2000-10-10 | 2002-04-19 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| US6770959B2 (en) * | 2000-12-15 | 2004-08-03 | Silconware Precision Industries Co., Ltd. | Semiconductor package without substrate and method of manufacturing same |
| CN100350594C (zh) * | 2003-03-11 | 2007-11-21 | 株式会社迪斯科 | 分割半导体晶片的方法 |
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