JPH0287558A - Ｉｃチップ - Google Patents
ＩｃチップInfo
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- JPH0287558A JPH0287558A JP23952788A JP23952788A JPH0287558A JP H0287558 A JPH0287558 A JP H0287558A JP 23952788 A JP23952788 A JP 23952788A JP 23952788 A JP23952788 A JP 23952788A JP H0287558 A JPH0287558 A JP H0287558A
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- Japan
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- chip
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- electrodes
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＩＣチップに関し、特に高周波特性の良好な
表面実装用のＩＣチップに係るものである。
表面実装用のＩＣチップに係るものである。
従来のクロスパッケージ型のＩＣは、第３図に示すよう
な構造を有している。すなわち、アルミナ（ＡＱ２０．
）基板１２の下面に金属リード線１１の端部をろう材１
４等によって接合してあり、アルミナ基板１２の上面に
半導体素子４を搭載し、リード線１１と導通したアルミ
ナ基板１２の上面電極（図示せず）と半導体素子４の間
をワイヤーボンディングしである。さらに、アルミナ基
板１２の上面にアルミナ製のキヤ・ンプ５を被せて半導
体索子４を覆い、接着樹脂やはんだなどの接合手段１３
によってキャップ５の下面をアルミナ基板１２の上面に
接合して半導体素子４を気密的に封止している。
な構造を有している。すなわち、アルミナ（ＡＱ２０．
）基板１２の下面に金属リード線１１の端部をろう材１
４等によって接合してあり、アルミナ基板１２の上面に
半導体素子４を搭載し、リード線１１と導通したアルミ
ナ基板１２の上面電極（図示せず）と半導体素子４の間
をワイヤーボンディングしである。さらに、アルミナ基
板１２の上面にアルミナ製のキヤ・ンプ５を被せて半導
体索子４を覆い、接着樹脂やはんだなどの接合手段１３
によってキャップ５の下面をアルミナ基板１２の上面に
接合して半導体素子４を気密的に封止している。
高周波回路では、回路部品や部品間の接続要素などを分
布定数としてとらえ、回路設計を進める必要がある。例
えば、部品間の配線は使用する周波数帯を考慮し、その
材質や寸法を決定しなければならない。また、基板の材
質も低誘電率かつ低損失のものを使用する必要がある。
布定数としてとらえ、回路設計を進める必要がある。例
えば、部品間の配線は使用する周波数帯を考慮し、その
材質や寸法を決定しなければならない。また、基板の材
質も低誘電率かつ低損失のものを使用する必要がある。
したがって、このような回路においては、配線パターン
の寸法精度、部品の位置精度、部品と配線の接合方法な
どの要素が、設計した回路の性能を決定する重要な要因
となっている。
の寸法精度、部品の位置精度、部品と配線の接合方法な
どの要素が、設計した回路の性能を決定する重要な要因
となっている。
しかるに、従来のＩＣ部品にあっては、上記のごとくア
ルミナ基板１２の下面にリード線１１が設けられている
ため、このアルミナ基板１２とリード線１１間に接合部
分が存在し、ここに浮遊容量が生じる。そして、この浮
遊容量のために回路の高周波特性が劣化するという問題
がある６さらに、プリント基板９に実装してリード線１
１の端部を配線導体１０にはんだ付けした場合、第４図
に示すようにリード線１１により配線長が長くなるので
、リードインダクタンスが大きくなり、このためリード
線１１をはんだ付けする際の位置ずれやはんだ１７の付
着の仕方のバラツキが回路特性に大きく影響し、高周波
特性が不安定になるという問題がある。
ルミナ基板１２の下面にリード線１１が設けられている
ため、このアルミナ基板１２とリード線１１間に接合部
分が存在し、ここに浮遊容量が生じる。そして、この浮
遊容量のために回路の高周波特性が劣化するという問題
がある６さらに、プリント基板９に実装してリード線１
１の端部を配線導体１０にはんだ付けした場合、第４図
に示すようにリード線１１により配線長が長くなるので
、リードインダクタンスが大きくなり、このためリード
線１１をはんだ付けする際の位置ずれやはんだ１７の付
着の仕方のバラツキが回路特性に大きく影響し、高周波
特性が不安定になるという問題がある。
また、従来のアルミナ基板１２は、誘電率が大きいため
に高周波特性の劣化を招き、特に１ＧＨｚ以上になると
高周波特性上限界がある。さらに、アルミナ基板１２は
、Ｃｕ系ペーストなどの電気抵抗の小さい金属ペースト
よりも焼成温度が高いので同時焼成することができず、
電極材料としてはタングステンやモリブデン等の高融点
の金属ペーストしか用いることができなかった。ところ
が、これらのタングステンやモリブデン等の金属は電気
抵抗が大きく、そのため配線インピーダンスが高くなり
、高周波特性の劣化をきたしていた。
に高周波特性の劣化を招き、特に１ＧＨｚ以上になると
高周波特性上限界がある。さらに、アルミナ基板１２は
、Ｃｕ系ペーストなどの電気抵抗の小さい金属ペースト
よりも焼成温度が高いので同時焼成することができず、
電極材料としてはタングステンやモリブデン等の高融点
の金属ペーストしか用いることができなかった。ところ
が、これらのタングステンやモリブデン等の金属は電気
抵抗が大きく、そのため配線インピーダンスが高くなり
、高周波特性の劣化をきたしていた。
また、上記のような構造では、リード線１１が必要で材
料費（部品コスト）が高くついていた。
料費（部品コスト）が高くついていた。
加えて、複数本のリード線１１をアルミナ基板１２の下
面にろう材１４等で接合し、ＩＣ部品１６をプリント基
板９に実装する前にリード線１１の不要部分をカットし
なければならないので、製造段階及び実装段階での工程
数が多くなり、各工程の作業も複雑となっていた。
面にろう材１４等で接合し、ＩＣ部品１６をプリント基
板９に実装する前にリード線１１の不要部分をカットし
なければならないので、製造段階及び実装段階での工程
数が多くなり、各工程の作業も複雑となっていた。
また、ＩＣ部品１６から複数本のリード線１１が突出し
ているので、自動実装を行いにくい彫状となっていた。
ているので、自動実装を行いにくい彫状となっていた。
しかして、本発明の目的は、高周波特性が良好でコスト
も低廉なＩＣチップを提供することにある。
も低廉なＩＣチップを提供することにある。
本発明のＩＣチップは、低温焼結セラミック材料を焼成
した低誘電率の基板の側面にリードレスタイプの側面電
極を形成すると共に基板の上面に前記側面電極と導通し
た上面電極を形成し、この基板の上面に半導体素子を搭
載して前記上面電極と半導体素子との間を結線し、封止
手段により前記基板の上面を覆って前記半導体素子を気
密的に封止したことを特徴としている。
した低誘電率の基板の側面にリードレスタイプの側面電
極を形成すると共に基板の上面に前記側面電極と導通し
た上面電極を形成し、この基板の上面に半導体素子を搭
載して前記上面電極と半導体素子との間を結線し、封止
手段により前記基板の上面を覆って前記半導体素子を気
密的に封止したことを特徴としている。
本発明にあっては、基板の側面にリードレスタイプの側
面電極を設けてチップ部品化したので、従来のようなリ
ード線が不要になって基板とリード線との間の接合部分
がなくなり、このため接合部分での浮遊容量がなくなっ
てＩＣチップの高周波特性が良好になる。また、リード
線を用いることなく、基板の側面に形成された側面電極
を直接プリント基板等にはんだ付けすることによって配
線長を短くすることができるので、配線インピーダンス
が小さくなり、このためはんだ付は時の位置ずれやはん
だの付着の仕方による回路特性への影響を小さくでき、
安定した高周波特性を得ることができる。
面電極を設けてチップ部品化したので、従来のようなリ
ード線が不要になって基板とリード線との間の接合部分
がなくなり、このため接合部分での浮遊容量がなくなっ
てＩＣチップの高周波特性が良好になる。また、リード
線を用いることなく、基板の側面に形成された側面電極
を直接プリント基板等にはんだ付けすることによって配
線長を短くすることができるので、配線インピーダンス
が小さくなり、このためはんだ付は時の位置ずれやはん
だの付着の仕方による回路特性への影響を小さくでき、
安定した高周波特性を得ることができる。
また、基板の材・料として低温焼結セラミック材料を用
いているので、Ｃｕ系ペースト等の抵抗の小さな金属ペ
ーストと同時焼成することができる。
いているので、Ｃｕ系ペースト等の抵抗の小さな金属ペ
ーストと同時焼成することができる。
そして、かかる低抵抗の金属によって電極を形成すると
共に低誘電率の基板を用いたことにより、配線インピー
ダンスを一層小さくでき、ＩＣチップの高周波特性を良
好にすることができるのである。
共に低誘電率の基板を用いたことにより、配線インピー
ダンスを一層小さくでき、ＩＣチップの高周波特性を良
好にすることができるのである。
しかも、リードレスタイプの側面電極を設けて側面電極
を直接にはんだ付けするようにしたので、リード線が不
要になると共にリード線を基板に接合する作業やリード
線の不要部分を切断する作業等も不要になる。したがっ
て、製造工程数及び実装工程数を大幅に削減できると共
に各工程の作業も簡単になり、材料費も削減でき、ＩＣ
チップのコストダウンを図ることができるものである。
を直接にはんだ付けするようにしたので、リード線が不
要になると共にリード線を基板に接合する作業やリード
線の不要部分を切断する作業等も不要になる。したがっ
て、製造工程数及び実装工程数を大幅に削減できると共
に各工程の作業も簡単になり、材料費も削減でき、ＩＣ
チップのコストダウンを図ることができるものである。
また、リード線を無くしたことによってＩＣチップの形
状が単純になり、また小形化されるので、ＩＣチップを
テープに保持させてテーピングすることができ、自動実
装にも対応できる。そして、自動実装機によって自動実
装することによってチップの実装位置精度が向上し、回
路全体の特性バラツキを小さくでき、量産性も向上する
。
状が単純になり、また小形化されるので、ＩＣチップを
テープに保持させてテーピングすることができ、自動実
装にも対応できる。そして、自動実装機によって自動実
装することによってチップの実装位置精度が向上し、回
路全体の特性バラツキを小さくでき、量産性も向上する
。
以下、本発明の実施例を添付図に基づいて詳述する。
セラミック基板ｌは、低誘電率の低温焼結セラミック基
板を焼成したものであり、表面に形成されたＣｕ電極と
同時焼成されている。この低誘電率の低温焼結セラミッ
ク材料は、Ｃｕ電極のような低抵抗の電極と同時焼成可
能な焼成温度をもつものであれば具体的に限定される訳
ではないが、誘電率がアルミナの誘電率の２７３以下で
、非酸化雰囲気において１０００℃付近で焼成され、Ｃ
ｕ電極と同時焼成可能なものが好ましい。例えば、５ｉ
０２−ＢａＯＡＱ２０ｓに添加物を加えて基板原料を調
合し、この原料を仮焼した後に粉砕し、粉砕粉にバイン
ダー樹脂や可塑剤等を混合し、ドクターブレード法など
によってグリーンシートを成膜し、複数枚のグリーンシ
ートを積層し、５０〜１００℃の温度で１５０〜２５０
［ｋｇｆ／ｃｍ２］の圧力を加えて圧着して焼成前の基
板１を得ている。また、上記Ｃｕ電極は、上面電極３と
側面電極２と下面電極６とを一体に形成されたものであ
る。このＣｏ電極は、焼成前の基板１の表面にＣｕ系ペ
ーストを印刷されたものであり、非酸化雰囲気において
９５０〜１０００℃の温度で基板１と同時に焼成されて
いる。ついで、基板１の上面には半導体素子４が搭載さ
れ、半導体素子４の電極と上面環ｆｉ３との間をワイヤ
ー７によりボンディングされている。さらに、基板１の
上面には、封止手段としてセラミック製のキャップ５が
載置され、キャップ５の下面を接着樹脂やはんだ等の接
合手段１３によって基板１の上面に接合させ、半導体素
子４を気密的に封止しである。
板を焼成したものであり、表面に形成されたＣｕ電極と
同時焼成されている。この低誘電率の低温焼結セラミッ
ク材料は、Ｃｕ電極のような低抵抗の電極と同時焼成可
能な焼成温度をもつものであれば具体的に限定される訳
ではないが、誘電率がアルミナの誘電率の２７３以下で
、非酸化雰囲気において１０００℃付近で焼成され、Ｃ
ｕ電極と同時焼成可能なものが好ましい。例えば、５ｉ
０２−ＢａＯＡＱ２０ｓに添加物を加えて基板原料を調
合し、この原料を仮焼した後に粉砕し、粉砕粉にバイン
ダー樹脂や可塑剤等を混合し、ドクターブレード法など
によってグリーンシートを成膜し、複数枚のグリーンシ
ートを積層し、５０〜１００℃の温度で１５０〜２５０
［ｋｇｆ／ｃｍ２］の圧力を加えて圧着して焼成前の基
板１を得ている。また、上記Ｃｕ電極は、上面電極３と
側面電極２と下面電極６とを一体に形成されたものであ
る。このＣｏ電極は、焼成前の基板１の表面にＣｕ系ペ
ーストを印刷されたものであり、非酸化雰囲気において
９５０〜１０００℃の温度で基板１と同時に焼成されて
いる。ついで、基板１の上面には半導体素子４が搭載さ
れ、半導体素子４の電極と上面環ｆｉ３との間をワイヤ
ー７によりボンディングされている。さらに、基板１の
上面には、封止手段としてセラミック製のキャップ５が
載置され、キャップ５の下面を接着樹脂やはんだ等の接
合手段１３によって基板１の上面に接合させ、半導体素
子４を気密的に封止しである。
しかして、上記のＩＣチップ８は、リード線がないので
、第１図に示すように単純な形状を有しており、外形寸
法も小さくなっている。したがって、例えばテープ（図
示せず）の間に挟むようにして保持させ、連続的にテー
ピングされた表面実装用チップとすることができる。よ
って、実装時にはテーピングされたＩＣチップ８を自動
実装機に連続的に供給し、自動実装することができる。
、第１図に示すように単純な形状を有しており、外形寸
法も小さくなっている。したがって、例えばテープ（図
示せず）の間に挟むようにして保持させ、連続的にテー
ピングされた表面実装用チップとすることができる。よ
って、実装時にはテーピングされたＩＣチップ８を自動
実装機に連続的に供給し、自動実装することができる。
こうして自動実装すれば、部品の実装位置精度が向上し
、回路全体の特性バラツキを抑えることができる。さら
に、自動実装すれば、量産が可能となり、量産の効果と
してコストダウンを図ることができる。
、回路全体の特性バラツキを抑えることができる。さら
に、自動実装すれば、量産が可能となり、量産の効果と
してコストダウンを図ることができる。
また、実装時には、ＩＣチップ８は、配線導体１０の上
に下面電極６を重ねるようにしてプリント基板９の上に
実装され、第４図に示すように側面電極２を直接配線導
体１０にはんだ１７により接合される。したがって、配
線長を最も短くでき、配線インピーダンスを小さくして
安定した高周波特性を得られるのである。加えて、抵抗
の小さなＣｕ電極を用いることによって、−層配線イン
ビーダンスを小さくすることができるのである。
に下面電極６を重ねるようにしてプリント基板９の上に
実装され、第４図に示すように側面電極２を直接配線導
体１０にはんだ１７により接合される。したがって、配
線長を最も短くでき、配線インピーダンスを小さくして
安定した高周波特性を得られるのである。加えて、抵抗
の小さなＣｕ電極を用いることによって、−層配線イン
ビーダンスを小さくすることができるのである。
なお、基板１には、下面電８ｉｉ６も設けであるので、
側面電極２だけでなく下面電極６も配線導体１０にはん
だ付けされ、はんだ付けが確実になる。
側面電極２だけでなく下面電極６も配線導体１０にはん
だ付けされ、はんだ付けが確実になる。
本発明によれば、リード線を不要にすることによって基
板との接合部分での浮遊容量をなくすことができ、ＩＣ
チップの高周波特性を良好にすることができる。さらに
、リードレスタイプの側面電極をプリント基板等に直接
はんだ付けすることによって配線インピーダンスを小さ
くでき、層ＩＣチップの高周波特性が向上する。また、
基板の材料として低温焼結セラミック材料を用いている
ので、電気抵抗の小さなＣｕ系ペースト等の電極材料を
用いることができ、しかも基板は低誘電率であるので、
回路の配線インピーダンスを一層小さくすることができ
、高周波特性を向上させることができる。しかも、リー
ド線が不要で製造工程数を低減することができると共に
材料費を削減でき、ＩＣの製造コストを下げることがで
きる。
板との接合部分での浮遊容量をなくすことができ、ＩＣ
チップの高周波特性を良好にすることができる。さらに
、リードレスタイプの側面電極をプリント基板等に直接
はんだ付けすることによって配線インピーダンスを小さ
くでき、層ＩＣチップの高周波特性が向上する。また、
基板の材料として低温焼結セラミック材料を用いている
ので、電気抵抗の小さなＣｕ系ペースト等の電極材料を
用いることができ、しかも基板は低誘電率であるので、
回路の配線インピーダンスを一層小さくすることができ
、高周波特性を向上させることができる。しかも、リー
ド線が不要で製造工程数を低減することができると共に
材料費を削減でき、ＩＣの製造コストを下げることがで
きる。
また、ＩＣチップが小形化され、形状も単純化されるの
で、チップ部品のテーピングも可能になり、自動実装機
による自動実装にも適した表面実装用の部品となる。
で、チップ部品のテーピングも可能になり、自動実装機
による自動実装にも適した表面実装用の部品となる。
第１図は本発明の一実施例を示す断面図、第２図は同上
の実装状態を示す説明図、第３図は従来例の部分断面図
、第４図は同上の実装状態を示す説明図である。 １・・・基板 ２・・・側面電極３・・・
上面電極 ４・・・半導体素子５・・・キャッ
プ 特許出願人 株式会社 村田製作所 代理人 弁理士 中 野 雅 房
の実装状態を示す説明図、第３図は従来例の部分断面図
、第４図は同上の実装状態を示す説明図である。 １・・・基板 ２・・・側面電極３・・・
上面電極 ４・・・半導体素子５・・・キャッ
プ 特許出願人 株式会社 村田製作所 代理人 弁理士 中 野 雅 房
Claims (1)
- （１）低温焼結セラミック材料を焼成した低誘電率の基
板の側面にリードレスタイプの側面電極を形成すると共
に基板の上面に前記側面電極と導通した上面電極を形成
し、この基板の上面に半導体素子を搭載して前記上面電
極と半導体素子との間を結線し、封止手段により前記基
板の上面を覆って前記半導体素子を気密的に封止したこ
とを特徴とするＩＣチップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23952788A JPH0287558A (ja) | 1988-09-24 | 1988-09-24 | Ｉｃチップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23952788A JPH0287558A (ja) | 1988-09-24 | 1988-09-24 | Ｉｃチップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0287558A true JPH0287558A (ja) | 1990-03-28 |
Family
ID=17046128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23952788A Pending JPH0287558A (ja) | 1988-09-24 | 1988-09-24 | Ｉｃチップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0287558A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005175436A (ja) * | 2003-10-06 | 2005-06-30 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2010103442A (ja) * | 2008-10-27 | 2010-05-06 | Tdk Corp | 電子部品用の実装基板 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49123271A (ja) * | 1973-03-28 | 1974-11-26 | ||
| JPS6070735A (ja) * | 1983-09-27 | 1985-04-22 | Kyocera Corp | 半導体素子用実装基板 |
| JPS6247198A (ja) * | 1985-08-27 | 1987-02-28 | 松下電工株式会社 | 多層配線基板 |
-
1988
- 1988-09-24 JP JP23952788A patent/JPH0287558A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49123271A (ja) * | 1973-03-28 | 1974-11-26 | ||
| JPS6070735A (ja) * | 1983-09-27 | 1985-04-22 | Kyocera Corp | 半導体素子用実装基板 |
| JPS6247198A (ja) * | 1985-08-27 | 1987-02-28 | 松下電工株式会社 | 多層配線基板 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005175436A (ja) * | 2003-10-06 | 2005-06-30 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP4679106B2 (ja) * | 2003-10-06 | 2011-04-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US8481370B2 (en) | 2003-10-06 | 2013-07-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP2010103442A (ja) * | 2008-10-27 | 2010-05-06 | Tdk Corp | 電子部品用の実装基板 |
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