JPH0770640B2 - Ｉｃチップの製造方法 - Google Patents
Ｉｃチップの製造方法Info
- Publication number
- JPH0770640B2 JPH0770640B2 JP63239526A JP23952688A JPH0770640B2 JP H0770640 B2 JPH0770640 B2 JP H0770640B2 JP 63239526 A JP63239526 A JP 63239526A JP 23952688 A JP23952688 A JP 23952688A JP H0770640 B2 JPH0770640 B2 JP H0770640B2
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- Japan
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- substrate
- parent
- chip
- semiconductor element
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- Wire Bonding (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はICチップの製造方法に関する。
〔背景技術） 第８図及び第９図に示すものは、半導体素子搭載前のク
ロスパッケージ型ICである。従来のICパッケージの製造
工程にあっては、アルミナ基板15の表面にタングステン
やモリブデン等の導動ペーストを印刷し、基板15と導電
ペーストとを同時に焼成して基板15の表面にタングステ
ンやモリブデン等の電極16を設けている。この後、第８
図及び第９図に示すように、個々の基板15にリード線17
をろう材18等によって接合している。このリード線17
は、バラバラの部品でなく、テープ状の金属フレームに
一体に形成されたものであり、この金属フレームのリー
ド線17に基板15を接合することにより、基板15は金属フ
レームに一定ピッチ毎に固定される。
ロスパッケージ型ICである。従来のICパッケージの製造
工程にあっては、アルミナ基板15の表面にタングステン
やモリブデン等の導動ペーストを印刷し、基板15と導電
ペーストとを同時に焼成して基板15の表面にタングステ
ンやモリブデン等の電極16を設けている。この後、第８
図及び第９図に示すように、個々の基板15にリード線17
をろう材18等によって接合している。このリード線17
は、バラバラの部品でなく、テープ状の金属フレームに
一体に形成されたものであり、この金属フレームのリー
ド線17に基板15を接合することにより、基板15は金属フ
レームに一定ピッチ毎に固定される。
さらに、図示しないが、半導体素子の実装工程において
は、前記金属フレームが自動機へ連続的に送られてお
り、次々に基板15表面の電極16やリード線17にAuメッキ
が施され、つぎに基板15の上に半導体素子がダイボンデ
ィングされ、半導体素子と電極16との間にワイヤーボン
ディングが施され、半導体素子の封止が行われている。
そして、リード線17の不要部分を切断することによって
ICチップを金属フレームから分離し、この後にICチップ
をプリント基板等に実装していた。
は、前記金属フレームが自動機へ連続的に送られてお
り、次々に基板15表面の電極16やリード線17にAuメッキ
が施され、つぎに基板15の上に半導体素子がダイボンデ
ィングされ、半導体素子と電極16との間にワイヤーボン
ディングが施され、半導体素子の封止が行われている。
そして、リード線17の不要部分を切断することによって
ICチップを金属フレームから分離し、この後にICチップ
をプリント基板等に実装していた。
上述のように、ICパッケージの製造工程においては、ア
ルミナ基板15が金属フレームに一定ピッチ毎に固定され
ていたので、製造効率が悪かった。また、半導体の実装
工程においても、金属フレームに取り付けられた基板15
が連続的に送られているが、Auメッキやダイボンディン
グ、ワイヤーボンディング、封止などの処理は個々の基
板15毎に別々に行われており、しかも金属フレームに送
って一つ一つの基板15を移動させるのに時間がかかって
おり、満足な製造効率が得られていなかった。
ルミナ基板15が金属フレームに一定ピッチ毎に固定され
ていたので、製造効率が悪かった。また、半導体の実装
工程においても、金属フレームに取り付けられた基板15
が連続的に送られているが、Auメッキやダイボンディン
グ、ワイヤーボンディング、封止などの処理は個々の基
板15毎に別々に行われており、しかも金属フレームに送
って一つ一つの基板15を移動させるのに時間がかかって
おり、満足な製造効率が得られていなかった。
このように、従来の製造方法では製造効率が低いため、
ICチップのコストを下げることができず、また量産性の
面でも問題があった。
ICチップのコストを下げることができず、また量産性の
面でも問題があった。
一方、特開昭58−201347号公報には、内面に導電層が形
成されたスルーホールを多数親基板に形成したのち、親
基板上に多数の電子素子部品を実装して電子素子部品の
電極とスルーホールとをワイヤーで接続し、さらに親基
板の表面側を樹脂モールドして各電子素子部品を一括に
封止したのち、スルーホール部分で親基板を切断して、
多数のチップ部品を一度に製造する方法が開示されてい
る。
成されたスルーホールを多数親基板に形成したのち、親
基板上に多数の電子素子部品を実装して電子素子部品の
電極とスルーホールとをワイヤーで接続し、さらに親基
板の表面側を樹脂モールドして各電子素子部品を一括に
封止したのち、スルーホール部分で親基板を切断して、
多数のチップ部品を一度に製造する方法が開示されてい
る。
しかし、この方法では樹脂モールド時にモールド材がス
ルーホール内部に侵入してしまい、導電層の露出面積が
小さくなる。この結果、スルーホールを切断して得られ
たチップ部品の側面電極と回路基板等とのはんだ付けが
悪くなってしまい、はんだ付けの信頼性が低下する。
ルーホール内部に侵入してしまい、導電層の露出面積が
小さくなる。この結果、スルーホールを切断して得られ
たチップ部品の側面電極と回路基板等とのはんだ付けが
悪くなってしまい、はんだ付けの信頼性が低下する。
また、樹脂モールド時や親基板の切断時にワイヤーに圧
力がかかり、ワイヤーの切断や接続箇所の脱落を生じ、
チップ部品の信頼性が低下するという問題もあった。
力がかかり、ワイヤーの切断や接続箇所の脱落を生じ、
チップ部品の信頼性が低下するという問題もあった。
しかして、本発明の目的は、信頼性よいICチップの効率
の高い製造方法を提供することにある。
の高い製造方法を提供することにある。
本発明のICチップの製造方法は、親基板に貫通孔を形成
し、この貫通孔をメタライズしてスルーホールを形成
し、親基板表面のスルーホールの周囲に複数個の半導体
素子を搭載し、各半導体素子と前記スルーホールとの間
にワイヤーボンディングを施す工程と、各半導体素子を
覆うようにスルーホール部分以外の親基板上に複数のキ
ャップを被せて化半導体素子を封止する工程と、この
後、前記スルーホールを分割するようにして親基板を半
導体素子毎に切り離し、分割されたスルーホールによっ
て切り離された基板の側面に側面電極を形成する工程
と、を有している。
し、この貫通孔をメタライズしてスルーホールを形成
し、親基板表面のスルーホールの周囲に複数個の半導体
素子を搭載し、各半導体素子と前記スルーホールとの間
にワイヤーボンディングを施す工程と、各半導体素子を
覆うようにスルーホール部分以外の親基板上に複数のキ
ャップを被せて化半導体素子を封止する工程と、この
後、前記スルーホールを分割するようにして親基板を半
導体素子毎に切り離し、分割されたスルーホールによっ
て切り離された基板の側面に側面電極を形成する工程
と、を有している。
本発明にあっては、複数個分の基板を含む親基板の状態
で半導体素子のダイボンディングやワイヤーボンディン
グ、封止及び貫通孔のメタライズを行っているので、こ
れらの処理を親基板単位で行うことができ、複数個の基
板の処理を一括して行え、最後に基板を切り離すことに
より複数個のICチップが得られる。また、親基板に設け
たスルーホールを分割することにより、一つのスルーホ
ールから複数個の基板の側面電極を一度に形成すること
ができる。したがって、ICチップの製造効率を大幅に高
めることができ、これによってICチップの量産性が高ま
り、コストダウンを図ることもできる。
で半導体素子のダイボンディングやワイヤーボンディン
グ、封止及び貫通孔のメタライズを行っているので、こ
れらの処理を親基板単位で行うことができ、複数個の基
板の処理を一括して行え、最後に基板を切り離すことに
より複数個のICチップが得られる。また、親基板に設け
たスルーホールを分割することにより、一つのスルーホ
ールから複数個の基板の側面電極を一度に形成すること
ができる。したがって、ICチップの製造効率を大幅に高
めることができ、これによってICチップの量産性が高ま
り、コストダウンを図ることもできる。
また、スルーホール部分以外の親基板上にキャップを被
せて各半導体素子を封止しているので、従来例のように
側面電極がモールド材で覆われることがなく、広く側面
電極の露出部分を確保して確実にはんだ付けを行なうこ
とができ、しかも、ワイヤーの断線や接続箇所の脱落を
防ぐことができる。
せて各半導体素子を封止しているので、従来例のように
側面電極がモールド材で覆われることがなく、広く側面
電極の露出部分を確保して確実にはんだ付けを行なうこ
とができ、しかも、ワイヤーの断線や接続箇所の脱落を
防ぐことができる。
以下、本発明の実施例を添付図に基づいて詳述する。
親基板１は、複数枚のグリーンシートを積層して形成さ
れており、次のようにして製造される。まず、SiO2−Ba
O−Al2O3等のセラミック粉末の添加物を加えて原料を調
整し、これを仮焼した後に粉砕し、粉砕粉にバインダー
樹脂や可塑剤等を混合する。つぎに、ドクターブレード
法などによってグリーンシートを成形し、複数枚のグリ
ーンシートを積層し、50〜100℃の温度で150〜250kgfの
圧力を加えてグリーンシートを圧着させて親基板１を得
る。この後、親基板１の表裏にCu系ペースト等の導電ペ
ーストを印刷し、親基板１の表裏両面に第１図に示すよ
うなパターンの電極６を形成する。
れており、次のようにして製造される。まず、SiO2−Ba
O−Al2O3等のセラミック粉末の添加物を加えて原料を調
整し、これを仮焼した後に粉砕し、粉砕粉にバインダー
樹脂や可塑剤等を混合する。つぎに、ドクターブレード
法などによってグリーンシートを成形し、複数枚のグリ
ーンシートを積層し、50〜100℃の温度で150〜250kgfの
圧力を加えてグリーンシートを圧着させて親基板１を得
る。この後、親基板１の表裏にCu系ペースト等の導電ペ
ーストを印刷し、親基板１の表裏両面に第１図に示すよ
うなパターンの電極６を形成する。
なお、上記順序とは異なり、２枚のグリーンシートの表
面に第１図のようなパターンの電極６を形成し、このグ
リーンシートを最上層及び最下層にして複数枚のグリー
ンシートを積層及び圧着させて親基板１を形成してもよ
い。また、各グリーンシートには、必要に応じてもバイ
アホールを形成しておいてもよい。
面に第１図のようなパターンの電極６を形成し、このグ
リーンシートを最上層及び最下層にして複数枚のグリー
ンシートを積層及び圧着させて親基板１を形成してもよ
い。また、各グリーンシートには、必要に応じてもバイ
アホールを形成しておいてもよい。
次に、第２図に示すように、数値制御のNCドリルやNCパ
ンチなどによって親基板１に複数個の貫通孔２を穿孔
し、この貫通孔２の内壁に導電性ペーストを印刷してス
ルーホール３が形成される。もちろん、スルーホール電
極は、親基板１の表裏の電極６と導通している。この
後、親基板１と電極６とを非酸化雰囲気において950〜1
000℃の温度で同時に焼成することによって親基板１が
できあがる。第２図に示してあるものは、９個取りの親
基板１であり、最終的には破線の箇所で切り離されるも
のであり、一つの基板７は第３図に示すような形状をし
ている。
ンチなどによって親基板１に複数個の貫通孔２を穿孔
し、この貫通孔２の内壁に導電性ペーストを印刷してス
ルーホール３が形成される。もちろん、スルーホール電
極は、親基板１の表裏の電極６と導通している。この
後、親基板１と電極６とを非酸化雰囲気において950〜1
000℃の温度で同時に焼成することによって親基板１が
できあがる。第２図に示してあるものは、９個取りの親
基板１であり、最終的には破線の箇所で切り離されるも
のであり、一つの基板７は第３図に示すような形状をし
ている。
上記のようにして製造された親基板１は、切り離される
ことなく、親基板１をワークサイズとして半導体素子４
の実装工程へ送られる。まず、親基板１の電極６及びス
ルーホール電極には、Auメッキが施され、ついで第４図
に示すように、四つのスルーホール３の中間位置に各々
半導体素子４が搭載されてダイボンディングされ、各々
の半導体素子４と電極６の間がワイヤー８によりボンデ
ィングされる。この後、各半導体素子４を覆うようにし
て親基板１の上に封止用のキャップ９が載置され、各キ
ャップ９の下面が接着樹脂やはんだ等の接合手段10によ
って接合され、この結果各半導体素子４はキャップ９内
に気密的に封止される。封止が完了した後、親基板１を
ダイシングソーにより第１図又は第２図の破線に沿って
カットすることにより、第６図に示すようなICチップ11
が複数個得られるのである。そして、このカットにより
スルーホール３は４つに分割され、各スルーホール３は
基板７のコーナ部に形成された側面電極５となってい
る。
ことなく、親基板１をワークサイズとして半導体素子４
の実装工程へ送られる。まず、親基板１の電極６及びス
ルーホール電極には、Auメッキが施され、ついで第４図
に示すように、四つのスルーホール３の中間位置に各々
半導体素子４が搭載されてダイボンディングされ、各々
の半導体素子４と電極６の間がワイヤー８によりボンデ
ィングされる。この後、各半導体素子４を覆うようにし
て親基板１の上に封止用のキャップ９が載置され、各キ
ャップ９の下面が接着樹脂やはんだ等の接合手段10によ
って接合され、この結果各半導体素子４はキャップ９内
に気密的に封止される。封止が完了した後、親基板１を
ダイシングソーにより第１図又は第２図の破線に沿って
カットすることにより、第６図に示すようなICチップ11
が複数個得られるのである。そして、このカットにより
スルーホール３は４つに分割され、各スルーホール３は
基板７のコーナ部に形成された側面電極５となってい
る。
上記のようにして製造されたICチップ11の側面電極５は
リードレスタイプであり、リード線を用いることなく、
第７図に示すようにプリント基板12の配線電極13にはん
だ14で直接に接合されるものである。従って、リード線
を用いた場合のようにリード線と基板７との接合部分に
浮遊容量が発生したり、リード線の長さによって配線イ
ンピーダンスが大きくなったりすることを防止でき、高
周波特性を良好にすることができる。また、リード線が
なく、チップ部品化されているので、テーピングして自
動実装機などに供給することができ、自動実装にも適し
ている。
リードレスタイプであり、リード線を用いることなく、
第７図に示すようにプリント基板12の配線電極13にはん
だ14で直接に接合されるものである。従って、リード線
を用いた場合のようにリード線と基板７との接合部分に
浮遊容量が発生したり、リード線の長さによって配線イ
ンピーダンスが大きくなったりすることを防止でき、高
周波特性を良好にすることができる。また、リード線が
なく、チップ部品化されているので、テーピングして自
動実装機などに供給することができ、自動実装にも適し
ている。
また、封止手段としてキャップ９を用いており、このた
め、従来例のように側面電極５がモールド材で覆われる
ことなく広い露出面積を確保でき、確実に配線電極13に
はんだ付けすることができる。さらに、キャップ４内部
のワイヤー８にも余分な力が加わることなく半導体素子
４を封止でき、ICチップ11の信頼性を高められる。
め、従来例のように側面電極５がモールド材で覆われる
ことなく広い露出面積を確保でき、確実に配線電極13に
はんだ付けすることができる。さらに、キャップ４内部
のワイヤー８にも余分な力が加わることなく半導体素子
４を封止でき、ICチップ11の信頼性を高められる。
なお、上記実施例では、まず電極６を形成し、後からス
ルーホール３を形成したが、これとは逆にスルーホール
３を形成した後に親基板１の表裏に電極６を形成しても
よく、さらにスルーホール３あるいは電極６を親基板１
の焼成後に形成してもよい。また、スルーホール電極や
親基板１の表裏の電極６は上記のような導電ペーストに
よる厚膜のものに限らず、メッキや薄膜形成技術によっ
て形成したものでもよい。また、各グリーンシートに形
成されたバイアホールを積み重ねることによってスルー
ホールを形成することも差し支えない。
ルーホール３を形成したが、これとは逆にスルーホール
３を形成した後に親基板１の表裏に電極６を形成しても
よく、さらにスルーホール３あるいは電極６を親基板１
の焼成後に形成してもよい。また、スルーホール電極や
親基板１の表裏の電極６は上記のような導電ペーストに
よる厚膜のものに限らず、メッキや薄膜形成技術によっ
て形成したものでもよい。また、各グリーンシートに形
成されたバイアホールを積み重ねることによってスルー
ホールを形成することも差し支えない。
本発明によると、複数個の基板に対する各種工程を親基
板を単位として一括して行うことができ、最後に親基板
を各基板に切り離すだけで複数個のICチップが得られ
る。またメタライズされたスルーホールを分割すること
により、一つのスルーホールにより複数個の基板の側面
電極を一度に形成することができる。したがって、製造
効率を向上させることができ、量産性を高めることがで
きると共にICチップのコストダウンを図ることができ
る。
板を単位として一括して行うことができ、最後に親基板
を各基板に切り離すだけで複数個のICチップが得られ
る。またメタライズされたスルーホールを分割すること
により、一つのスルーホールにより複数個の基板の側面
電極を一度に形成することができる。したがって、製造
効率を向上させることができ、量産性を高めることがで
きると共にICチップのコストダウンを図ることができ
る。
また、キャップで半導体素子を封止しているので、樹脂
モールドする場合に比べて側面電極の露出部分を多く確
保でき、はんだ付けの信頼性を高められると共に、ワイ
ヤーの断線の接続不良が少なくなりICチップの信頼性を
高められる。
モールドする場合に比べて側面電極の露出部分を多く確
保でき、はんだ付けの信頼性を高められると共に、ワイ
ヤーの断線の接続不良が少なくなりICチップの信頼性を
高められる。
第１図ないし第６図は本発明の一実施例を示す説明図で
あって、第１図は電極を形成された親基板の平面図、第
２図はスルーホールを形成された親基板の平面図、第３
図は同上の親基板から一つの基板を取り出して示す平面
図、第４図は半導体素子をダイボンドされた親基板を示
す側面図、第５図は半導体素子を封止した状態の親基板
を示す一部破断した側面図、第６図は同上のICチップを
示す斜視図、第７図は同上のICチップをプリント基板の
上に実装した状態の部分断面図、第８図は従来例の平面
図、第９図は同上の断面図である。 １……親基板、２……貫通孔 ３……スルーホール、４……半導体素子 ５……側面電極、７……基板
あって、第１図は電極を形成された親基板の平面図、第
２図はスルーホールを形成された親基板の平面図、第３
図は同上の親基板から一つの基板を取り出して示す平面
図、第４図は半導体素子をダイボンドされた親基板を示
す側面図、第５図は半導体素子を封止した状態の親基板
を示す一部破断した側面図、第６図は同上のICチップを
示す斜視図、第７図は同上のICチップをプリント基板の
上に実装した状態の部分断面図、第８図は従来例の平面
図、第９図は同上の断面図である。 １……親基板、２……貫通孔 ３……スルーホール、４……半導体素子 ５……側面電極、７……基板
Claims (1)
- 【請求項１】親基板に貫通孔を形成し、この貫通孔をメ
タライズしてスルーホールを形成し、親基板表面のスル
ーホールの周囲に複数個の半導体素子を搭載し、各半導
体素子と前記スルーホールとの間にワイヤーボンディン
グを施す工程と、各半導体素子を覆うようにスルーホー
ル部分以外の親基板上に複数個のキャップを被せて各半
導体素子を封止する工程と、スルーホールを分割するよ
うにして親基板を半導体素子毎に切り離し、分割された
スルーホールによって切り離された基板の側面に側面電
極を形成する工程、とを有することを特徴とするICチッ
プの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63239526A JPH0770640B2 (ja) | 1988-09-24 | 1988-09-24 | Ｉｃチップの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63239526A JPH0770640B2 (ja) | 1988-09-24 | 1988-09-24 | Ｉｃチップの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0287557A JPH0287557A (ja) | 1990-03-28 |
| JPH0770640B2 true JPH0770640B2 (ja) | 1995-07-31 |
Family
ID=17046114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63239526A Expired - Fee Related JPH0770640B2 (ja) | 1988-09-24 | 1988-09-24 | Ｉｃチップの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770640B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2506453B2 (ja) * | 1989-09-01 | 1996-06-12 | 富士通株式会社 | 気密封止型デバイスの製造方法 |
| AU7958700A (en) * | 1999-10-29 | 2001-05-14 | Nikko Company | Package for high-frequency device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58201347A (ja) * | 1982-05-20 | 1983-11-24 | Unie Kurisutaru Kk | リ−ドレスチツプ部品及びその製造方法 |
-
1988
- 1988-09-24 JP JP63239526A patent/JPH0770640B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0287557A (ja) | 1990-03-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |