JPS6038843A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPS6038843A JPS6038843A JP14632983A JP14632983A JPS6038843A JP S6038843 A JPS6038843 A JP S6038843A JP 14632983 A JP14632983 A JP 14632983A JP 14632983 A JP14632983 A JP 14632983A JP S6038843 A JPS6038843 A JP S6038843A
- Authority
- JP
- Japan
- Prior art keywords
- package
- internal electrode
- conductor
- semiconductor device
- section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体技術、特に、セラミンクパッケージを
用いた半導体装置のパッケージング技術に関する。
用いた半導体装置のパッケージング技術に関する。
［背景技術〕
プリント基板上の実装密度を高めるために、内部電極と
外部電極とを連絡する導体が側面に形成されたリードレ
スチノブキャリアタイプパノヶージ（以下、ＬＣＣパン
ケージという。）が知られている（たとえば、雑誌「電
子材料Ｊ １９８３年５月号Ｐ６５〜７０など）。
外部電極とを連絡する導体が側面に形成されたリードレ
スチノブキャリアタイプパノヶージ（以下、ＬＣＣパン
ケージという。）が知られている（たとえば、雑誌「電
子材料Ｊ １９８３年５月号Ｐ６５〜７０など）。
しかし、このようなＬＣＣパッケージを備えた半導体装
置においては、パッケージの側面に形成された導体が、
パンケージの上縁部において電着応力または外部からの
機械的応力により剥離したり、内部電極との継ぎ目にお
いて欠損したりする結果断線したりするという問題点が
あることが本発明者によって明らかにされた。
置においては、パッケージの側面に形成された導体が、
パンケージの上縁部において電着応力または外部からの
機械的応力により剥離したり、内部電極との継ぎ目にお
いて欠損したりする結果断線したりするという問題点が
あることが本発明者によって明らかにされた。
［発明の目的］
本発明の目的は、側面導体の剥離や欠損が防止できる高
信頼性ＬＣＣパッケージ技術を提供することにある。
信頼性ＬＣＣパッケージ技術を提供することにある。
本発明の他の目的は、側面導体の剥離や欠損が防止でき
るＬＣＣパッケージの製造技術を提供することにある。
るＬＣＣパッケージの製造技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、側面導体をパッケージの上縁よりも下方で内
部電極の上方位置まで延設することにより、パッケージ
上縁において導体端末に加わる機械的外力や電着歪力か
ら生ずる導体の剥！１ｉｌｌを回避し、他方、内部電極
との継ぎ目をオーバコート部シてその継ぎ目における欠
損の発生を回避するようにしたものである。
部電極の上方位置まで延設することにより、パッケージ
上縁において導体端末に加わる機械的外力や電着歪力か
ら生ずる導体の剥！１ｉｌｌを回避し、他方、内部電極
との継ぎ目をオーバコート部シてその継ぎ目における欠
損の発生を回避するようにしたものである。
連絡導体を形成するに際し、パッケージの内部電極より
も上層部を２層構造とし下層部材を形成したのち、第１
の上層部を内部電極上に積層した時に連絡導体を形成し
、その後、第２の上層部を積層することにより、連絡導
体をパッケージ側面における高さの途中まで延設するこ
とができるようにしたものである。
も上層部を２層構造とし下層部材を形成したのち、第１
の上層部を内部電極上に積層した時に連絡導体を形成し
、その後、第２の上層部を積層することにより、連絡導
体をパッケージ側面における高さの途中まで延設するこ
とができるようにしたものである。
［実施例］
第１図は本発明の一実施例である半導体装置を示す縦断
面図、第２図〜第７図は本発明の一実施例である半導体
装置の製造方法におＬＪる各工程を示す部分斜視図およ
び縦断面図である。
面図、第２図〜第７図は本発明の一実施例である半導体
装置の製造方法におＬＪる各工程を示す部分斜視図およ
び縦断面図である。
本実施例において、この半導体装置１はＬ ＣＣパッケ
ージ２を備えており、このパッケージ２ば積層セラミッ
ク構造に形成されたベース３を備えている。ベース３に
はキャビティ４が形成され、キャビティ４の底面中央部
にはペレットマウント６が形成されている。キャビティ
４内のマウント６の外周方に形成された段部５上には内
部電極７が形成されている。ベース３の下面（裏面）に
は、プリント基板上の導体パターン（不図示）に電気的
かつ機械的に接続される外部電極８が形成されている。
ージ２を備えており、このパッケージ２ば積層セラミッ
ク構造に形成されたベース３を備えている。ベース３に
はキャビティ４が形成され、キャビティ４の底面中央部
にはペレットマウント６が形成されている。キャビティ
４内のマウント６の外周方に形成された段部５上には内
部電極７が形成されている。ベース３の下面（裏面）に
は、プリント基板上の導体パターン（不図示）に電気的
かつ機械的に接続される外部電極８が形成されている。
ベース３の側面には半円形状のスルーホール１０が上下
方向に延長するように切設されており、各スルーホール
１０には導体９が、各内部電極７と外部電極８とをそれ
ぞれ連絡するように形成されている。この連絡導体９の
上端部は内部電極７よりも上方に延長されてオーバコー
ト部９ａを形成されており、このオーバコート部９ａの
上端はベース３の上縁よりも下方位置で止められている
。
方向に延長するように切設されており、各スルーホール
１０には導体９が、各内部電極７と外部電極８とをそれ
ぞれ連絡するように形成されている。この連絡導体９の
上端部は内部電極７よりも上方に延長されてオーバコー
ト部９ａを形成されており、このオーバコート部９ａの
上端はベース３の上縁よりも下方位置で止められている
。
なお、ペレットマウント６、内部電極７、外部電極８お
よび導体９は、タングステン（Ｗ）等から形成されたメ
タライズ層１１と、メタライズ層１１の表面に被着され
たニッケル（Ｎｉ）メッキ層１２と、Ｎｉメ、キ層１２
の表面に被着された金（Ａｕ）メッキ層１３とを備えて
いる。
よび導体９は、タングステン（Ｗ）等から形成されたメ
タライズ層１１と、メタライズ層１１の表面に被着され
たニッケル（Ｎｉ）メッキ層１２と、Ｎｉメ、キ層１２
の表面に被着された金（Ａｕ）メッキ層１３とを備えて
いる。
マウント６上にはベレット１４が金−シリコン共晶によ
りボンディングされ、このベレット１４はその各電極バ
ンド（図示省略）を各内部型＃ｆＡ７にポンディングワ
イヤ１５によって電気的にそれぞれ接続されている。ベ
ース３の上面には金属キャップ１６が低融点ガラス等か
らなる封止材１７を挟設されてキャビティ４を閉塞する
ように接着されており、これによりペレット１４は気密
封止されている。
りボンディングされ、このベレット１４はその各電極バ
ンド（図示省略）を各内部型＃ｆＡ７にポンディングワ
イヤ１５によって電気的にそれぞれ接続されている。ベ
ース３の上面には金属キャップ１６が低融点ガラス等か
らなる封止材１７を挟設されてキャビティ４を閉塞する
ように接着されており、これによりペレット１４は気密
封止されている。
ベース３は内部電極７が形成された段部５の上面を境に
してなる下層部１８と上層部１９とを備えており、さら
に下層部工８は下側の第１下層部１８ａと上側の第２下
層部１８ｂとを、上層部１９は下側の第１上層部１９ａ
と上側の第２上層部１９ｂとを備えている。そして、前
記導体９のオーバコート部９ａの上端は第１上層部１９
ａと第２上履部１９ｂとの境界線上に位置している。
してなる下層部１８と上層部１９とを備えており、さら
に下層部工８は下側の第１下層部１８ａと上側の第２下
層部１８ｂとを、上層部１９は下側の第１上層部１９ａ
と上側の第２上層部１９ｂとを備えている。そして、前
記導体９のオーバコート部９ａの上端は第１上層部１９
ａと第２上履部１９ｂとの境界線上に位置している。
前記構成にかかる半導体装置においては、パッケージ２
の側面に形成された連絡導体９が内部電極７との継ぎ目
よりも上方に延設されたオーバコート部９ａを備えてい
るため、内部電極７との継ぎ目に欠損が発生ずることは
ない。すなわち、オーバコート部９ａがなく、導体９と
内部電極７とが直角に交差するように継がれた場合には
、継ぎ目が直角のコーナ形状に形成されるため、欠損が
発生し易い。しかし、オーバコート部９ａが延設される
と、当該コーナ形状部が丁字形状になって継ぎ目がオー
バコートされるため、欠損が発生ずる危険性は殆ど解消
される。
の側面に形成された連絡導体９が内部電極７との継ぎ目
よりも上方に延設されたオーバコート部９ａを備えてい
るため、内部電極７との継ぎ目に欠損が発生ずることは
ない。すなわち、オーバコート部９ａがなく、導体９と
内部電極７とが直角に交差するように継がれた場合には
、継ぎ目が直角のコーナ形状に形成されるため、欠損が
発生し易い。しかし、オーバコート部９ａが延設される
と、当該コーナ形状部が丁字形状になって継ぎ目がオー
バコートされるため、欠損が発生ずる危険性は殆ど解消
される。
また、オーバコート部９ａの上端はスルーホール１０の
高さの途中で止められてベース３の上縁まで至っていな
いので、オーバコート部９ａ上端において剥離が発生す
ることはない。ずなゎち、オーバコート部９ａの上端が
ベース３の上縁まで至っていると、ベース３の上縁には
不測の機械的剥離外力等が付勢され易いため、オーバコ
ート部９ａの上端部がめくられるように剥離されること
がある。
高さの途中で止められてベース３の上縁まで至っていな
いので、オーバコート部９ａ上端において剥離が発生す
ることはない。ずなゎち、オーバコート部９ａの上端が
ベース３の上縁まで至っていると、ベース３の上縁には
不測の機械的剥離外力等が付勢され易いため、オーバコ
ート部９ａの上端部がめくられるように剥離されること
がある。
しかし、オーバコート部９ａが途中で止められている場
合には、このような外力が加わらないので、これによる
剥離は全く発生しない。さらに、オーバコート部９ａの
上αｌｉｔがベース３の上縁まで至っていると、Ｎｉお
よびＡｕメッキ屓’１ｉ１２が形成されるとき、これら
メッキ層１１．１２の上縁がベース３の上面の内方向へ
まわり込んで他の部分よりも厚い層が形成される。この
厚い層には電着応力や熱的変動による歪力が発生し易い
ため、上端部が自然にめくれ上がることがある。
合には、このような外力が加わらないので、これによる
剥離は全く発生しない。さらに、オーバコート部９ａの
上αｌｉｔがベース３の上縁まで至っていると、Ｎｉお
よびＡｕメッキ屓’１ｉ１２が形成されるとき、これら
メッキ層１１．１２の上縁がベース３の上面の内方向へ
まわり込んで他の部分よりも厚い層が形成される。この
厚い層には電着応力や熱的変動による歪力が発生し易い
ため、上端部が自然にめくれ上がることがある。
しかし、オーバコート部９ａが途中で止められている場
合には、メッキ層１１．１２の上縁の内方向への巻き込
み現象がスルーホール１０の側面で阻止されるため、厚
い層が形成されることはなく、したがって、歪力の発生
が抑止され、上端部が自然にめくれ上がる危険は全くな
い。
合には、メッキ層１１．１２の上縁の内方向への巻き込
み現象がスルーホール１０の側面で阻止されるため、厚
い層が形成されることはなく、したがって、歪力の発生
が抑止され、上端部が自然にめくれ上がる危険は全くな
い。
次に、前記構成にかかる半導体装置の製造方法を主にＬ
ＣＣパッケージのベースの製造工程を中心に説明する。
ＣＣパッケージのベースの製造工程を中心に説明する。
セラミックを焼結する前の素材であるグリーンシートが
、第２図に示されるようなほぼ正方形の平板形状にプレ
ス加工等の適当な手段で打ち抜かれることにより、第１
下層部材２１が成形されるこの第１下層部材２１の側面
には、前記半導体装置１のＬＣＣパッケージ２における
スルーホール１０を形成するための半円形状のスルーホ
ール第１下層部２２ａが複数同時に打ち抜き成形されて
いる。第１下層部材２１の上面の中央には、前記半導体
装置１のＬＣＣパッケージ２におけるペレットマウント
６を形成するための基礎になるマウントメタライズ層２
３がＷペーストをスクリーン印刷する等の適当な厚膜形
成技術により形成されている。第１下層部材２１の下面
の周辺部には、前記パッケージ２における外部電極８を
形成するための外部電極メタライズ層２４が各スルーホ
ール第１下層部２２ａにそれぞれ対応して放射状に形成
されている。
、第２図に示されるようなほぼ正方形の平板形状にプレ
ス加工等の適当な手段で打ち抜かれることにより、第１
下層部材２１が成形されるこの第１下層部材２１の側面
には、前記半導体装置１のＬＣＣパッケージ２における
スルーホール１０を形成するための半円形状のスルーホ
ール第１下層部２２ａが複数同時に打ち抜き成形されて
いる。第１下層部材２１の上面の中央には、前記半導体
装置１のＬＣＣパッケージ２におけるペレットマウント
６を形成するための基礎になるマウントメタライズ層２
３がＷペーストをスクリーン印刷する等の適当な厚膜形
成技術により形成されている。第１下層部材２１の下面
の周辺部には、前記パッケージ２における外部電極８を
形成するための外部電極メタライズ層２４が各スルーホ
ール第１下層部２２ａにそれぞれ対応して放射状に形成
されている。
グリーンシートが、第３図に示されるようなほぼ回字形
の平板形状に打ち抜かれることにより、第２下層部月２
５が成形される。この第２下層部材２５の外径は第１下
層部材２１の外径と一致されており、その内径はマウン
トメタライズ層２３よりも大きく設定されている。この
第２下層部材２５の実体部により前記パッケージ２にお
けるベース３の段部５が形成されることになる。第２下
層部材２５の側面には、複数のスルーポール第２下層部
２２ｂが第２図に示されたスルーボール第１下層部２２
ａにそれぞれ合致するように打し抜き成形されている。
の平板形状に打ち抜かれることにより、第２下層部月２
５が成形される。この第２下層部材２５の外径は第１下
層部材２１の外径と一致されており、その内径はマウン
トメタライズ層２３よりも大きく設定されている。この
第２下層部材２５の実体部により前記パッケージ２にお
けるベース３の段部５が形成されることになる。第２下
層部材２５の側面には、複数のスルーポール第２下層部
２２ｂが第２図に示されたスルーボール第１下層部２２
ａにそれぞれ合致するように打し抜き成形されている。
第２下層部材２５の上面には、前記パッケージ２におけ
る内部電極７を形成するための基礎になる内部電極メク
ライズｒＦｉ２６が各スルーホール第２下層部２２ｂに
それぞれ対応して放射状に、かつ外縁から内縁にわたっ
て形成されている。
る内部電極７を形成するための基礎になる内部電極メク
ライズｒＦｉ２６が各スルーホール第２下層部２２ｂに
それぞれ対応して放射状に、かつ外縁から内縁にわたっ
て形成されている。
グリーンシートが、第４図に示されるようなほぼ回字形
の平板形状に打ぢ抜かれることにより、第１上層部材２
７が成形される。この第１上層部材２７の外径は、雨下
層部材２１．２５の外径と一致するように設定されてお
り、その内径は第２下層部材２５の内径よりも大きく設
定されている。
の平板形状に打ぢ抜かれることにより、第１上層部材２
７が成形される。この第１上層部材２７の外径は、雨下
層部材２１．２５の外径と一致するように設定されてお
り、その内径は第２下層部材２５の内径よりも大きく設
定されている。
第１上層部月２７の側面には、複数のスルーボ−ル第１
上層部２２ｃが両スルーホール下層部２２ａ、２２ｂに
それぞれ合致するように打ち抜き成形されている。
上層部２２ｃが両スルーホール下層部２２ａ、２２ｂに
それぞれ合致するように打ち抜き成形されている。
詳示ば省略するが、グリーンシートが第１上層部月２７
と同一形状に打ち抜き成形されることにより、第２上層
部材２８（第７図参照）が形成せられ、この第２上層部
材２８には複数のスルーホール第２上層部２２ｄが成形
されている。但し、第１上層部材２７と第２上層部材２
８との区別は特に必要とされない。
と同一形状に打ち抜き成形されることにより、第２上層
部材２８（第７図参照）が形成せられ、この第２上層部
材２８には複数のスルーホール第２上層部２２ｄが成形
されている。但し、第１上層部材２７と第２上層部材２
８との区別は特に必要とされない。
第５図に示されるように、第１下層部材２１の上に第２
下層部材２５が積層され、この第２下層部材２５の上に
第１上層部材２７が積層される。
下層部材２５が積層され、この第２下層部材２５の上に
第１上層部材２７が積層される。
このとき、各スルーポール第１、第２下層部、第１上層
部２２ ａ、 ２２ ｂ、 ２２ ｃは互いに整合され
る。第２下層部材２５の上面に形成された各内部電極メ
タライズ層２６の周辺部は、第１上層部材２７の下面に
敷き込まれて被覆されることになる。
部２２ ａ、 ２２ ｂ、 ２２ ｃは互いに整合され
る。第２下層部材２５の上面に形成された各内部電極メ
タライズ層２６の周辺部は、第１上層部材２７の下面に
敷き込まれて被覆されることになる。
互いに整合されたスルーポール第１、第２下層部、第１
上層部２２ａ、２２ｂ、２２ｃにＷペーストを流し込ん
だり、塗布したりする等の適当な厚膜形成手段により、
第６図に示されるように、前記パッケージ２のベース３
側面における連絡導体９を形成するための基礎になる導
体メタライズ層２９が形成される。この導体メタライズ
層２９ば、第１上層部２７の上縁から第１下層部２１の
下縁まで形成され、これにより、外部電極メタライズ層
２４と内部電極メタライズ層２Ｇとに接続されて一体化
し、かつ内部電極メタライズ層２６との継ぎ目をオーバ
コートすることになる。
上層部２２ａ、２２ｂ、２２ｃにＷペーストを流し込ん
だり、塗布したりする等の適当な厚膜形成手段により、
第６図に示されるように、前記パッケージ２のベース３
側面における連絡導体９を形成するための基礎になる導
体メタライズ層２９が形成される。この導体メタライズ
層２９ば、第１上層部２７の上縁から第１下層部２１の
下縁まで形成され、これにより、外部電極メタライズ層
２４と内部電極メタライズ層２Ｇとに接続されて一体化
し、かつ内部電極メタライズ層２６との継ぎ目をオーバ
コートすることになる。
第７図に示されるように、第１上層部祠２７の上にこれ
と同一形状の第２上層部材２８が、そのスルーホール第
２上層部２２ｄを導体メタライズ［２９に整合させた状
態で積層される。これにより、導体メクライズＮ２９に
おける内部電極メタライズ層２６についてのオーバコー
ト部２９ａは第２上層部材２８の下面において止められ
た状態になる。
と同一形状の第２上層部材２８が、そのスルーホール第
２上層部２２ｄを導体メタライズ［２９に整合させた状
態で積層される。これにより、導体メクライズＮ２９に
おける内部電極メタライズ層２６についてのオーバコー
ト部２９ａは第２上層部材２８の下面において止められ
た状態になる。
その後、第７図に示されるような積層構造体は、プレス
焼結されて一体化されることにより積層セラミック構造
化される。続いて、ＮｉおよびＡｕメッキが施工され、
マウントメタライズ層２３外部電極メタライズ層２４、
内部電極メタライズ層２６の露出部および導体メクライ
ズ層２９上にＮｉメッキ層１２、Ａｕメッキ層１３がそ
れぞれ形成される（第１図参照）。
焼結されて一体化されることにより積層セラミック構造
化される。続いて、ＮｉおよびＡｕメッキが施工され、
マウントメタライズ層２３外部電極メタライズ層２４、
内部電極メタライズ層２６の露出部および導体メクライ
ズ層２９上にＮｉメッキ層１２、Ａｕメッキ層１３がそ
れぞれ形成される（第１図参照）。
このようにして、前記ＬＣＣパッケージ２における積層
セラミック構造のベース３が製造されたことになる。こ
のベース３を使用したＬＣＣパッケージ２および半導体
装置１の組立作業、すなわち、ベレフト１４の搭載、ワ
イヤボンディング、気密封止等の各工程の説明は、第１
図についての前記説明で明らかであるので省略する。
セラミック構造のベース３が製造されたことになる。こ
のベース３を使用したＬＣＣパッケージ２および半導体
装置１の組立作業、すなわち、ベレフト１４の搭載、ワ
イヤボンディング、気密封止等の各工程の説明は、第１
図についての前記説明で明らかであるので省略する。
このようにして、前記製造方法によれば、連絡導体が側
面の高さの途中で止まったパンケージを合理的に製造す
ることができ、しかも、この導体をパッケージに堅牢に
被着させることができる。
面の高さの途中で止まったパンケージを合理的に製造す
ることができ、しかも、この導体をパッケージに堅牢に
被着させることができる。
［効果］
（１）、パッケージの側面に形成される連絡導体を内部
電極の上方まで延長させることにより、この導体で内部
電極との継ぎ目をオーバコートすることができるため、
内部電極との継ぎ目における欠損の発生が回避できる。
電極の上方まで延長させることにより、この導体で内部
電極との継ぎ目をオーバコートすることができるため、
内部電極との継ぎ目における欠損の発生が回避できる。
（２）、パフケージの側面に形成される連絡導体の上端
をパッケージ上縁の下方に位置させることにより、この
導体上端へ機械的剥離力が加わることを回避できるため
、導体上端部の剥δ１を防止することができる。
をパッケージ上縁の下方に位置させることにより、この
導体上端へ機械的剥離力が加わることを回避できるため
、導体上端部の剥δ１を防止することができる。
（３）、パッケージの内部電極よりも上層部を２Ｍに分
割し、第１上層部月を内部電極上に積層させた時に連絡
導体を形成し、その後、第２上層部材を第１上層部材に
積層させることにより、連絡導体をパッケージ側面にお
ける高さの途中まで延設させることができる。
割し、第１上層部月を内部電極上に積層させた時に連絡
導体を形成し、その後、第２上層部材を第１上層部材に
積層させることにより、連絡導体をパッケージ側面にお
ける高さの途中まで延設させることができる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえば、ベースの下層部は上下２層に形成する必要は
ない。
ない。
半導体装置は前記実施例・以外の製造方法で製造しても
よい。
よい。
パッケージの封止構造は気密封止に限らず、キャビティ
内にレジンを注入して封止する構造であってもよい。
内にレジンを注入して封止する構造であってもよい。
封止方法としては低融点ガラス以外に他の封止祠、たと
えばエポキシ樹脂等の樹脂材を用いてもよい。封止キャ
ップとしてはセラミックキャンプ等の他の材料を用いて
もよい。金属プリフォームを用いて金属キャンプを封止
するフリットシール方式を用いてもよい。
えばエポキシ樹脂等の樹脂材を用いてもよい。封止キャ
ップとしてはセラミックキャンプ等の他の材料を用いて
もよい。金属プリフォームを用いて金属キャンプを封止
するフリットシール方式を用いてもよい。
本発明は、上述したＬＣＣパッケージに限らず、パッケ
ージに薄膜またば厚膜の配線層を形成したものであれば
、たとえばデュアルインライン型のパッケージ等どのよ
うなパッケージにも適用することができる。
ージに薄膜またば厚膜の配線層を形成したものであれば
、たとえばデュアルインライン型のパッケージ等どのよ
うなパッケージにも適用することができる。
第１図は本発明の一実施例である半導体装置を示す縦断
面図、 第２図〜第７図は本発明の一実施例である半導体装置の
製造方法における各工程を示すものであり、 第２図、第３図および第４図は各部分斜視図、第５図、
第６図および第７図は各縦断面図である。 １・・・半導体装置、２・・・パンケージ、３・・・ベ
ース、４・・・キャビティ、７・・・内部電極、８・・
・外部電極、９・・・連絡導体、９ａ・・・オーバコー
ト部、１０・・・スルーホール、１１・・・メタライズ
層、１２・・・Ｎｉメッキ層、１３・・・Ａｌｌメッキ
層、１４・・・ペレット、１８・・・ベース下層部、１
９・・・ベース上層部、２１・・・第１下層部材、２４
・・・外部電極メタライズ層、２５・・・第２下層部材
、２６・・・内部電極メタライズ層、２７・・・第１上
層部材、２８・・・第２上層部材、２第 １ 図 第 ２ 図 第 ４ 図 ２／／ 第 ５ 図
面図、 第２図〜第７図は本発明の一実施例である半導体装置の
製造方法における各工程を示すものであり、 第２図、第３図および第４図は各部分斜視図、第５図、
第６図および第７図は各縦断面図である。 １・・・半導体装置、２・・・パンケージ、３・・・ベ
ース、４・・・キャビティ、７・・・内部電極、８・・
・外部電極、９・・・連絡導体、９ａ・・・オーバコー
ト部、１０・・・スルーホール、１１・・・メタライズ
層、１２・・・Ｎｉメッキ層、１３・・・Ａｌｌメッキ
層、１４・・・ペレット、１８・・・ベース下層部、１
９・・・ベース上層部、２１・・・第１下層部材、２４
・・・外部電極メタライズ層、２５・・・第２下層部材
、２６・・・内部電極メタライズ層、２７・・・第１上
層部材、２８・・・第２上層部材、２第 １ 図 第 ２ 図 第 ４ 図 ２／／ 第 ５ 図
Claims (1)
- 【特許請求の範囲】 １、内部電極と外部電極とを連絡する導体がパンケージ
の側面に形成された半導体装置において、前記導体が前
記パンケージの上縁よりも下方で、かつ前記内部電極の
上方位置まで前記パッケージの下縁から延設されたこと
を特徴とする半導体装置。 ２、パンケージが、積層セラミック構造であることを特
徴とする特許請求の範囲第１項記載の半導体装置。 ３、下層部材を形成し、さらにその上に上層部を形成す
ることを含む工程において下層部材の上下面に内部電極
と外部電極とが形成される工程と、この下層部材上に第
１上層部材が積層される工程と、積層された下層部材と
第１上層部材との側面に導体が前記内部電極と外部電極
とを連絡するように形成される工程と、この第１上層部
材上に第２上層部材が積層される工程とを含んでなる半
導体装置の製造方法。 ４、下層部材、第１および第２上層部祠が、セラミック
のグリーンシートであることを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14632983A JPS6038843A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14632983A JPS6038843A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6038843A true JPS6038843A (ja) | 1985-02-28 |
Family
ID=15405216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14632983A Pending JPS6038843A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6038843A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58186910A (ja) * | 1982-04-26 | 1983-11-01 | Mitsubishi Seikou Jizai Kk | 磁気的吸引装置 |
| JPS6388675U (ja) * | 1986-11-27 | 1988-06-09 | ||
| US6163076A (en) * | 1999-06-04 | 2000-12-19 | Advanced Semiconductor Engineering, Inc. | Stacked structure of semiconductor package |
| EP1160869A3 (en) * | 2000-05-30 | 2006-01-25 | Alps Electric Co., Ltd. | SMD with passive components formed by thin film technology |
-
1983
- 1983-08-12 JP JP14632983A patent/JPS6038843A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58186910A (ja) * | 1982-04-26 | 1983-11-01 | Mitsubishi Seikou Jizai Kk | 磁気的吸引装置 |
| JPS6038843B2 (ja) * | 1982-04-26 | 1985-09-03 | 三菱製鋼磁材株式会社 | 磁気的吸引装置 |
| JPS6388675U (ja) * | 1986-11-27 | 1988-06-09 | ||
| JPH0435343Y2 (ja) * | 1986-11-27 | 1992-08-21 | ||
| US6163076A (en) * | 1999-06-04 | 2000-12-19 | Advanced Semiconductor Engineering, Inc. | Stacked structure of semiconductor package |
| EP1160869A3 (en) * | 2000-05-30 | 2006-01-25 | Alps Electric Co., Ltd. | SMD with passive components formed by thin film technology |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4974057A (en) | Semiconductor device package with circuit board and resin | |
| US20060125076A1 (en) | Circuit boards, electronic devices, and methods of manufacturing thereof | |
| US6486551B1 (en) | Wired board and method of producing the same | |
| JP2003273280A (ja) | チップパッケージ及びその製造方法 | |
| JPH01303730A (ja) | 半導体素子の実装構造とその製造方法 | |
| JPS6038843A (ja) | 半導体装置およびその製造方法 | |
| JPH11307673A (ja) | 半導体装置とその製造方法 | |
| US10879184B2 (en) | Electronic device mounting board, electronic package, and electronic module | |
| JP3914094B2 (ja) | 半導体装置 | |
| JPH0846084A (ja) | 表面実装型半導体パッケージ及びその製造方法並びに半導体装置 | |
| JPH0472750A (ja) | ガラス封止型半導体装置 | |
| JP2001185638A (ja) | セラミック積層構造の配線基板 | |
| JPS6027181B2 (ja) | 半導体装置の製造方法 | |
| JPS60194545A (ja) | 半導体装置およびその製造方法 | |
| JPS58134450A (ja) | 半導体装置およびその製造方法 | |
| JPH06216492A (ja) | 電子装置 | |
| KR100604327B1 (ko) | 다층형 ｔｂｇａ 반도체 팩키지 및, 그 제조방법 | |
| JP3568458B2 (ja) | 半導体装置 | |
| JPS6233342Y2 (ja) | ||
| JPH05226507A (ja) | 表面実装型半導体素子パッケージ | |
| JP2003297601A (ja) | チップ抵抗器、チップ抵抗器が実装された回路装置および混成集積回路装置 | |
| JP2003273291A (ja) | 電子部品及びその製造方法 | |
| JPH0287557A (ja) | Ｉｃチップの製造方法 | |
| JPS5853853A (ja) | 電子回路用構成体 | |
| JPH03220759A (ja) | 樹脂封止型半導体装置 |