JPH05226507A - 表面実装型半導体素子パッケージ - Google Patents
表面実装型半導体素子パッケージInfo
- Publication number
- JPH05226507A JPH05226507A JP6907092A JP6907092A JPH05226507A JP H05226507 A JPH05226507 A JP H05226507A JP 6907092 A JP6907092 A JP 6907092A JP 6907092 A JP6907092 A JP 6907092A JP H05226507 A JPH05226507 A JP H05226507A
- Authority
- JP
- Japan
- Prior art keywords
- ceramic
- layer
- semiconductor chip
- surface mount
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【目的】 外部端子同士の間で半田ブリッジを形成する
ことなく、フラックス洗浄工程においてもフラックス残
滓の発生を防止するため、デバイスの信頼性向上を図
る。 【構成】 表面に凸状の外部端子161 が形成され、当該
外部端子161 は溶融した半田が回路基板との間で毛細管
現象を生じない程度の隙間を得ることができる程度の高
さ寸法を有している。
ことなく、フラックス洗浄工程においてもフラックス残
滓の発生を防止するため、デバイスの信頼性向上を図
る。 【構成】 表面に凸状の外部端子161 が形成され、当該
外部端子161 は溶融した半田が回路基板との間で毛細管
現象を生じない程度の隙間を得ることができる程度の高
さ寸法を有している。
Description
【０００１】
【産業上の利用分野】本発明は、表面実装型半導体素子
パッケージに関する。
パッケージに関する。
【０００２】
【従来の技術】従来の表面実装型半導体素子パッケージ
200 について図４〜図６を参照しつつ説明する。従来の
表面実装型半導体素子パッケージ200 は、６層のセラミ
ック210 〜260を積層して構成されており、第２層のセ
ラミック220 には半導体チップ (図示省略) をボンディ
ングするダイアタッチ部221 が、第３層のセラミック23
0 には前記半導体チップとボンディングワイヤを介して
接続されるワイヤボンディングターミナル231 が、第５
層のセラミック250 には半導体チップを湿気等の外部の
影響から保護するためのリッドを取り付けるためのシー
ルリング251 がそれぞれ設けられている。また、第６層
のセラミック260 の表面には、回路基板等と電気的接続
を行うための複数個の外部端子261 が設けられている。
200 について図４〜図６を参照しつつ説明する。従来の
表面実装型半導体素子パッケージ200 は、６層のセラミ
ック210 〜260を積層して構成されており、第２層のセ
ラミック220 には半導体チップ (図示省略) をボンディ
ングするダイアタッチ部221 が、第３層のセラミック23
0 には前記半導体チップとボンディングワイヤを介して
接続されるワイヤボンディングターミナル231 が、第５
層のセラミック250 には半導体チップを湿気等の外部の
影響から保護するためのリッドを取り付けるためのシー
ルリング251 がそれぞれ設けられている。また、第６層
のセラミック260 の表面には、回路基板等と電気的接続
を行うための複数個の外部端子261 が設けられている。
【０００３】各層のセラミック210 〜260 での配線は、
タングステンペーストによって描かれており、各セラミ
ック210 〜260 間での電気的接続は、各セラミック210
〜260 に開設されたスルーホールにタングステンペース
トＴＰを充填した後、各セラミック210 〜260 を積層、
焼成することによって得る。
タングステンペーストによって描かれており、各セラミ
ック210 〜260 間での電気的接続は、各セラミック210
〜260 に開設されたスルーホールにタングステンペース
トＴＰを充填した後、各セラミック210 〜260 を積層、
焼成することによって得る。
【０００４】第６層のセラミック260 の表面に形成され
た複数個の外部端子261 は、スルーホール263aの周囲に
スルーホール263aに充填されたタングステンペーストＴ
ＰとつながるようにタングステンペーストＴＰを塗布
し、各セラミック210 〜260 の焼成後に前記タングステ
ンペーストＴＰの上にニッケルメッキ層264 及び金−ニ
ッケルメッキ層265 を順次積層することによって得られ
る。
た複数個の外部端子261 は、スルーホール263aの周囲に
スルーホール263aに充填されたタングステンペーストＴ
ＰとつながるようにタングステンペーストＴＰを塗布
し、各セラミック210 〜260 の焼成後に前記タングステ
ンペーストＴＰの上にニッケルメッキ層264 及び金−ニ
ッケルメッキ層265 を順次積層することによって得られ
る。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
たような従来の表面実装型半導体素子パッケージには以
下のような問題点がある。すなわち、外部端子の厚みは
一般的には約20μm であり、しかも各外部端子の面積は
1mm2以下の場合が殆どであるため、外部端子に予め塗布
されていた半田ペーストが溶融する際に、回路基板との
間で毛細管現象により隣接する外部端子に半田ブリッジ
を形成することがある。また、回路基板との間の隙間が
小さいので、半田付け後のフラックス洗浄工程において
も洗浄液が隙間に浸入しにくく、フラックス残滓が生じ
易くデバイスの信頼性に悪影響を及ぼすことがある。
たような従来の表面実装型半導体素子パッケージには以
下のような問題点がある。すなわち、外部端子の厚みは
一般的には約20μm であり、しかも各外部端子の面積は
1mm2以下の場合が殆どであるため、外部端子に予め塗布
されていた半田ペーストが溶融する際に、回路基板との
間で毛細管現象により隣接する外部端子に半田ブリッジ
を形成することがある。また、回路基板との間の隙間が
小さいので、半田付け後のフラックス洗浄工程において
も洗浄液が隙間に浸入しにくく、フラックス残滓が生じ
易くデバイスの信頼性に悪影響を及ぼすことがある。
【０００６】本発明は、上記事情に鑑みて創案されたも
ので、外部端子同士の間で半田ブリッジを形成すること
なく、フラックス洗浄工程においてもフラックス残滓の
発生を防止するため、デバイスの信頼性向上を図ること
ができる表面実装型半導体素子パッケージを提供するこ
とを目的としている。
ので、外部端子同士の間で半田ブリッジを形成すること
なく、フラックス洗浄工程においてもフラックス残滓の
発生を防止するため、デバイスの信頼性向上を図ること
ができる表面実装型半導体素子パッケージを提供するこ
とを目的としている。
【０００７】
【課題を解決するための手段】本発明に係る表面実装型
半導体素子パッケージは、表面に凸状の外部端子が形成
されている。
半導体素子パッケージは、表面に凸状の外部端子が形成
されている。
【０００８】
【実施例】図１は本発明の一実施例に係る表面実装型半
導体素子パッケージの概略的斜視図、図２は図１のＡ−
Ａ線断面図、図３は図２のａ部の拡大図である。
導体素子パッケージの概略的斜視図、図２は図１のＡ−
Ａ線断面図、図３は図２のａ部の拡大図である。
【０００９】本実施例に係る表面実装型半導体素子パッ
ケージ100 は、６層のセラミック110 〜160 を積層する
ことによって形成されている。
ケージ100 は、６層のセラミック110 〜160 を積層する
ことによって形成されている。
【００１０】まず、第１層のセラミック110 の上に第２
層のセラミック120 が積層されている。この第２のセラ
ミック120 の中心部分は、半導体チップをダイボンディ
ングするダイアタッチ部121 が形成されている。なお、
第１層のセラミック110 は、各セラミック110 〜160 間
での配線の引き回しの制約のために設けられている。
層のセラミック120 が積層されている。この第２のセラ
ミック120 の中心部分は、半導体チップをダイボンディ
ングするダイアタッチ部121 が形成されている。なお、
第１層のセラミック110 は、各セラミック110 〜160 間
での配線の引き回しの制約のために設けられている。
【００１１】さらに、前記第２層のセラミック120 の上
に積層される第３層のセラミック130 の中心部分には、
前記ダイアタッチ部121 が覗く開口132 が開設されてお
り、当該開口132 の周囲には複数のワイヤボンディング
ターミナル131 が設けられている。このワイヤボンディ
ングターミナル131 は、金線等のボンディングワイヤ
(図示省略) によって半導体チップと接続される部分で
あり、第３層のセラミック130 の表面にタングステンペ
ーストで形成された配線 (図示省略) に接続されてい
る。
に積層される第３層のセラミック130 の中心部分には、
前記ダイアタッチ部121 が覗く開口132 が開設されてお
り、当該開口132 の周囲には複数のワイヤボンディング
ターミナル131 が設けられている。このワイヤボンディ
ングターミナル131 は、金線等のボンディングワイヤ
(図示省略) によって半導体チップと接続される部分で
あり、第３層のセラミック130 の表面にタングステンペ
ーストで形成された配線 (図示省略) に接続されてい
る。
【００１２】前記第３層のセラミック130 の上に積層さ
れる第４層のセラミック140 は、前記開口132 より大き
い開口141 、すなわち第３層のセラミック130 の上に積
層してもワイヤボンディングターミナル131 に被さるこ
とがない開口141 が開設されている。この第４層のセラ
ミック140 は、半導体チップと後述するリッドとの間隔
を確保するためのものである。
れる第４層のセラミック140 は、前記開口132 より大き
い開口141 、すなわち第３層のセラミック130 の上に積
層してもワイヤボンディングターミナル131 に被さるこ
とがない開口141 が開設されている。この第４層のセラ
ミック140 は、半導体チップと後述するリッドとの間隔
を確保するためのものである。
【００１３】前記第４層のセラミック140 の上に積層さ
れる第５層のセラミック150 には、前記開口141 と同一
の大きさの開口152 が開設されている。この開口152 の
周囲には、前記リッドのためのシールリング151 が取り
付けられている。
れる第５層のセラミック150 には、前記開口141 と同一
の大きさの開口152 が開設されている。この開口152 の
周囲には、前記リッドのためのシールリング151 が取り
付けられている。
【００１４】さらに、前記第５層のセラミック150 の上
に積層される第６層のセラミック160 には、前記開口15
2 より大きい開口162 、すなわち第５層のセラミック15
0 に第６層のセラミック160 を積層しても前記シールリ
ング151 に被さることがない開口162 が開設されてい
る。このような第６層のセラミック160 の表面には、複
数個の凸部163 が形成されている。この凸部163 は、第
６層のセラミック160 のプレス加工の際に加工され、そ
の頂点にはスルーホール163aが貫通されている。なお、
このスルーホール163aは、他のセラミック130 〜150 に
開設されたスルーホールと対応している。
に積層される第６層のセラミック160 には、前記開口15
2 より大きい開口162 、すなわち第５層のセラミック15
0 に第６層のセラミック160 を積層しても前記シールリ
ング151 に被さることがない開口162 が開設されてい
る。このような第６層のセラミック160 の表面には、複
数個の凸部163 が形成されている。この凸部163 は、第
６層のセラミック160 のプレス加工の際に加工され、そ
の頂点にはスルーホール163aが貫通されている。なお、
このスルーホール163aは、他のセラミック130 〜150 に
開設されたスルーホールと対応している。
【００１５】前記凸部163 の高さは、溶融した半田が隣
接する外部端子161 との間で毛細管現象を生じない程度
の隙間を得ることができる程度の寸法に設定されてい
る。
接する外部端子161 との間で毛細管現象を生じない程度
の隙間を得ることができる程度の寸法に設定されてい
る。
【００１６】上述した各セラミック110 〜160 内の配線
はタングステンペーストで描かれ、各セラミック110 〜
160 間の電気的接続は、前記スルーホール163a等に充填
されたタングステンペーストＴＰによって確保されてい
る。
はタングステンペーストで描かれ、各セラミック110 〜
160 間の電気的接続は、前記スルーホール163a等に充填
されたタングステンペーストＴＰによって確保されてい
る。
【００１７】図３に示すように、前記凸部163 には曲面
部とその周囲にタングステンペーストＴＰが塗布され、
当該タングステンペーストＴＰとスルーホール163aに充
填されたタングステンペーストＴＰとはつながってい
る。従って、凸部163 の表面のタングステンペーストＴ
Ｐは前記スルーホール等を介して半導体チップと電気的
に接続されたことになる。さらに、タングステンペース
トＴＰの焼成後に、ニッケルメッキ層164 及び金−ニッ
ケルメッキ層165 が積層されて外部端子161 として形成
される。
部とその周囲にタングステンペーストＴＰが塗布され、
当該タングステンペーストＴＰとスルーホール163aに充
填されたタングステンペーストＴＰとはつながってい
る。従って、凸部163 の表面のタングステンペーストＴ
Ｐは前記スルーホール等を介して半導体チップと電気的
に接続されたことになる。さらに、タングステンペース
トＴＰの焼成後に、ニッケルメッキ層164 及び金−ニッ
ケルメッキ層165 が積層されて外部端子161 として形成
される。
【００１８】このようにして形成された外部端子161
は、図外の回路基板に形成された基板側端子に対応させ
て半田付けされる。
は、図外の回路基板に形成された基板側端子に対応させ
て半田付けされる。
【００１９】なお、上述した実施例では、複数のセラミ
ックを積層して構成されているが、本発明がこれに限定
されることはない。例えば、樹脂等の絶縁材料や、金属
核基板等で構成することも可能である。
ックを積層して構成されているが、本発明がこれに限定
されることはない。例えば、樹脂等の絶縁材料や、金属
核基板等で構成することも可能である。
【００２０】また、外部端子の形状は、半球状でなくて
も、表面実装型半導体素子パッケージと回路基板との間
に所定の隙間を確保することができる凸状のものであれ
ばよいことは勿論である。
も、表面実装型半導体素子パッケージと回路基板との間
に所定の隙間を確保することができる凸状のものであれ
ばよいことは勿論である。
【００２１】
【発明の効果】本発明に係る表面実装型半導体素子パッ
ケージは、表面に凸状の外部端子が形成され、かつ当該
外部端子は、溶融した半田が回路基板との間で毛細管現
象を生じない程度の隙間を得ることができる程度の高さ
寸法を有しているので、半田ブリッジが形成されず、フ
ラックス洗浄工程においてもフラックス残滓の発生を防
止でき、デバイスの信頼性向上を図ることができる。
ケージは、表面に凸状の外部端子が形成され、かつ当該
外部端子は、溶融した半田が回路基板との間で毛細管現
象を生じない程度の隙間を得ることができる程度の高さ
寸法を有しているので、半田ブリッジが形成されず、フ
ラックス洗浄工程においてもフラックス残滓の発生を防
止でき、デバイスの信頼性向上を図ることができる。
【図１】本発明の一実施例に係る表面実装型半導体素子
パッケージの概略的斜視図である。
パッケージの概略的斜視図である。
【図２】図１のＡ−Ａ線断面図である。
【図３】図２のａ部の拡大図である。
【図４】従来の表面実装型半導体素子パッケージの概略
的斜視図である。
的斜視図である。
【図５】図４のＢ−Ｂ線断面図である。
【図６】図５のｂ部の拡大図である。
100 表面実装型半導体素子パッケージ 161 外部端子
Claims (2)
- 【請求項１】 表面に凸状の外部端子が形成されたこと
を特徴とする表面実装型半導体素子パッケージ。 - 【請求項２】 前記凸状の外部端子は、溶融した半田が
回路基板との間で毛細管現象を生じない程度の隙間を得
ることができる程度の高さ寸法を有することを特徴とす
る請求項１記載の表面実装型半導体素子パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6907092A JPH05226507A (ja) | 1992-02-17 | 1992-02-17 | 表面実装型半導体素子パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6907092A JPH05226507A (ja) | 1992-02-17 | 1992-02-17 | 表面実装型半導体素子パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226507A true JPH05226507A (ja) | 1993-09-03 |
Family
ID=13391954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6907092A Pending JPH05226507A (ja) | 1992-02-17 | 1992-02-17 | 表面実装型半導体素子パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05226507A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006196860A (ja) * | 2004-12-16 | 2006-07-27 | Shinko Electric Ind Co Ltd | 半導体パッケージ及びその製造方法 |
-
1992
- 1992-02-17 JP JP6907092A patent/JPH05226507A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006196860A (ja) * | 2004-12-16 | 2006-07-27 | Shinko Electric Ind Co Ltd | 半導体パッケージ及びその製造方法 |
| US8530351B2 (en) | 2004-12-16 | 2013-09-10 | Shinko Electric Industries Co., Ltd. | Semiconductor package and fabrication method |
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