JPS6316645A - 半導体素子収納用パツケ−ジの製造法 - Google Patents
半導体素子収納用パツケ−ジの製造法Info
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- JPS6316645A JPS6316645A JP61161392A JP16139286A JPS6316645A JP S6316645 A JPS6316645 A JP S6316645A JP 61161392 A JP61161392 A JP 61161392A JP 16139286 A JP16139286 A JP 16139286A JP S6316645 A JPS6316645 A JP S6316645A
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- JP
- Japan
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- unfired ceramic
- ceramic body
- unfired
- sheet
- sheets
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
- H10W70/65—Shapes or dispositions of interconnections
- H10W70/657—Shapes or dispositions of interconnections on sidewalls or bottom surfaces of the package substrates, interposers or redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/01—Manufacture or treatment
- H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路素子（ＩＣ）を収納するための
半導体素子収納用パフケージの製造法に関し、より詳細
には広面積の未焼成セラミックシートを出発材料として
小面積の半導体素子収納用パッケージを可能な限り多数
個集約的に、かつ生産性良く得る方法に関するものであ
る。
半導体素子収納用パフケージの製造法に関し、より詳細
には広面積の未焼成セラミックシートを出発材料として
小面積の半導体素子収納用パッケージを可能な限り多数
個集約的に、かつ生産性良く得る方法に関するものであ
る。
（従来の技術）
従来、半導体素子、特に半導体集積回路素子を収納する
ための半導体素子収納用パッケージは第３図に示すよう
に、アルミナセラミックス等の電気絶縁材料から成り、
その略中央部に半導体素子を取着するためのキャビティ
Ａ及び該キャビティＡｌ１１ｉ２２より側面を介し上面
にまで導出されたタングステン（Ｗ）、モリブデン（Ｍ
ｏ）等の金属粉末から成るリード金属層１２を有する絶
縁基体１１と蓋体１３とから構成されており、その内部
に半導体素子１４が収納され、気密封止されて半導体装
置となる。
ための半導体素子収納用パッケージは第３図に示すよう
に、アルミナセラミックス等の電気絶縁材料から成り、
その略中央部に半導体素子を取着するためのキャビティ
Ａ及び該キャビティＡｌ１１ｉ２２より側面を介し上面
にまで導出されたタングステン（Ｗ）、モリブデン（Ｍ
ｏ）等の金属粉末から成るリード金属層１２を有する絶
縁基体１１と蓋体１３とから構成されており、その内部
に半導体素子１４が収納され、気密封止されて半導体装
置となる。
この従来の半導体素子収納用パッケージは、そのキャビ
ティＡ底面に半導体素子１４を取着し、該半導体素子１
４の各電極をキャビティＡ周辺のリード金属層１２にボ
ンディングワイヤを介し接続するとともに気密に封止し
た後、裏向きにしてリード金属層１２の基体１１上面部
を電気回路基板１５の電気配線１５ａ上に載置させ、リ
ード金属層１２と電気配線１５ａとを半田等の接着材を
介し取着することによって電気回路基板１５上に取着さ
れ、絶縁基体１１の底面部には半導体素子１４の発する
熱を外部に良好に放出するために銅（Ｃｕ）等から成る
放熱体１６が取着される。
ティＡ底面に半導体素子１４を取着し、該半導体素子１
４の各電極をキャビティＡ周辺のリード金属層１２にボ
ンディングワイヤを介し接続するとともに気密に封止し
た後、裏向きにしてリード金属層１２の基体１１上面部
を電気回路基板１５の電気配線１５ａ上に載置させ、リ
ード金属層１２と電気配線１５ａとを半田等の接着材を
介し取着することによって電気回路基板１５上に取着さ
れ、絶縁基体１１の底面部には半導体素子１４の発する
熱を外部に良好に放出するために銅（Ｃｕ）等から成る
放熱体１６が取着される。
かかる従来の半導体素子収納用パッケージは、その絶縁
基体１１が通常、以下に述べる方法によって製作される
。
基体１１が通常、以下に述べる方法によって製作される
。
即ち、第４図に示すように、まず貫通孔２２の配列によ
って複数の区画に区分された第１の未焼成セラミックシ
ート２１と、前記第１の未焼成セラミックシート２１と
実質的に同一孔径、同一配列の貫通孔２７を有し、かつ
内部に半導体素子の各電極が接続される配線パターン２
８を設けた３枚のシート２４．２５．２６から成る第２
の未焼成セラミックシート２３を準備するとともにこれ
らを貫通孔の位置を合わせて積層し、積層未焼成セラミ
ック体２９を得る。
って複数の区画に区分された第１の未焼成セラミックシ
ート２１と、前記第１の未焼成セラミックシート２１と
実質的に同一孔径、同一配列の貫通孔２７を有し、かつ
内部に半導体素子の各電極が接続される配線パターン２
８を設けた３枚のシート２４．２５．２６から成る第２
の未焼成セラミックシート２３を準備するとともにこれ
らを貫通孔の位置を合わせて積層し、積層未焼成セラミ
ック体２９を得る。
次に前記積層未焼成セラミック体２９の上面及び貫通孔
２２．２７内壁に、前記配線パターン２８に電気的に接
続させて金属ペーストを印刷塗布し、配線パターン２８
を積層未焼成セラミック体２９の上面に導出させるべく
リード用金属層３０を形成する。そして次にこれを還元
雰囲気中、高温で焼成し、リード金属層１２及び焼成セ
ラミック体を形成する。
２２．２７内壁に、前記配線パターン２８に電気的に接
続させて金属ペーストを印刷塗布し、配線パターン２８
を積層未焼成セラミック体２９の上面に導出させるべく
リード用金属層３０を形成する。そして次にこれを還元
雰囲気中、高温で焼成し、リード金属層１２及び焼成セ
ラミック体を形成する。
そして最後に前記焼成セラミック体を貫通孔２２，２７
の配列による区分線に沿って切断分離し、これよって多
数個の半導体素子収納用パッケージの絶縁基体１１が一
度に製作される。
の配列による区分線に沿って切断分離し、これよって多
数個の半導体素子収納用パッケージの絶縁基体１１が一
度に製作される。
（発明が解決しようとする問題点）
しかし乍ら、この従来の半導体素子収納用パッケージの
製造法によれば、積層未焼成セラミック体２９の上面及
び貫通孔２２．２７内壁に金属ペーストを印刷塗布し、
リード用金属層３０を形成した場合、金属ペーストの一
部が該金属ペースト自身の有する流動性により未焼成セ
ラミック体２９の底面に流れて付着してしまい、その結
果、個々の絶縁基体１１に切断分離し、各絶縁基体１１
の底面に放熱体１６を取着した場合、絶縁基体１１の底
面に付着したリード金属層１２が放熱体１６に接触し、
各リード金属層１２間が短絡して半導体装置としての機
能に支障を来すという欠点を有していた。
製造法によれば、積層未焼成セラミック体２９の上面及
び貫通孔２２．２７内壁に金属ペーストを印刷塗布し、
リード用金属層３０を形成した場合、金属ペーストの一
部が該金属ペースト自身の有する流動性により未焼成セ
ラミック体２９の底面に流れて付着してしまい、その結
果、個々の絶縁基体１１に切断分離し、各絶縁基体１１
の底面に放熱体１６を取着した場合、絶縁基体１１の底
面に付着したリード金属層１２が放熱体１６に接触し、
各リード金属層１２間が短絡して半導体装置としての機
能に支障を来すという欠点を有していた。
（発明の目的）
本発明は上記欠点に鑑み案出されたものでその目的は積
層未焼成セラミック体の上面及び貫通孔内壁に金属ペー
ストを印刷塗布し７、リード用金属層を形成した際、金
属ペーストの一部が積層未焼成セラミック体の底面に流
れて付着するのを皆無となし、半導体素子の各電極と電
気的に接続するリード金属層がｗＩ！、縁基体の底面に
取着される放熱体によって短絡するのを有効に防止する
ことができる半導体素子収納用パッケージの製造法を提
供することにある。
層未焼成セラミック体の上面及び貫通孔内壁に金属ペー
ストを印刷塗布し７、リード用金属層を形成した際、金
属ペーストの一部が積層未焼成セラミック体の底面に流
れて付着するのを皆無となし、半導体素子の各電極と電
気的に接続するリード金属層がｗＩ！、縁基体の底面に
取着される放熱体によって短絡するのを有効に防止する
ことができる半導体素子収納用パッケージの製造法を提
供することにある。
本発明は広面積の第１の未焼成セラミックシート上に、
多数の貫通孔の配列により複数の区画に区分され、かつ
内部に半導体素子の各電極が接続される配線パターンを
埋設した第２の未焼成セラミックシートを積層し、積層
未焼成セラミック体を得る工程と、 前記積層未焼成セラミック体の上面及び貫通孔内壁に、
前記配線パターンと電気的に接続する金属ペーストを塗
布する工程と、 前記金属ペーストが塗布された積層未焼成セラミック体
を焼成し、金属層を有する焼成セラミック体を得るとと
もに該焼成セラミック体を貫通孔の配列による区分線に
沿って切断し、各半導体素子収納用パンケージに分離す
る工程とより成ることを特徴とするものである。
多数の貫通孔の配列により複数の区画に区分され、かつ
内部に半導体素子の各電極が接続される配線パターンを
埋設した第２の未焼成セラミックシートを積層し、積層
未焼成セラミック体を得る工程と、 前記積層未焼成セラミック体の上面及び貫通孔内壁に、
前記配線パターンと電気的に接続する金属ペーストを塗
布する工程と、 前記金属ペーストが塗布された積層未焼成セラミック体
を焼成し、金属層を有する焼成セラミック体を得るとと
もに該焼成セラミック体を貫通孔の配列による区分線に
沿って切断し、各半導体素子収納用パンケージに分離す
る工程とより成ることを特徴とするものである。
（実施例）
次に本発明の半導体素子収納用パッケージの製造法を第
１図（ａ）、（ｂ）及び第２図に示す実施例に基づき詳
細に説明する。
１図（ａ）、（ｂ）及び第２図に示す実施例に基づき詳
細に説明する。
第１図（ａ）は本発明の半導体素子収納用パッケージの
製造法を説明するための分解斜視図、第１図（ｂ）は第
１図（ａ）の積層した状態の部分断面図である。
製造法を説明するための分解斜視図、第１図（ｂ）は第
１図（ａ）の積層した状態の部分断面図である。
図において、全体として１で示される積層未焼成セラミ
ック体は広面積の第１の未焼成セラミックシート２と、
３枚のシート３ａ、３ｂ、３ｃがら成る第２の未焼成セ
ラミックシート３がら構成されている。
ック体は広面積の第１の未焼成セラミックシート２と、
３枚のシート３ａ、３ｂ、３ｃがら成る第２の未焼成セ
ラミックシート３がら構成されている。
前記第１及び第２の未焼成セラミックシート２．３はア
ルミナ（ＡｈＯｓ） 、シリカ（ＳｉＯ□）等のセラミ
ック原料粉末に適当な溶剤、溶媒を添加混合して泥漿物
を作り、これを従来周知のドクターブレード法等により
シート状と成すことによって形成される。
ルミナ（ＡｈＯｓ） 、シリカ（ＳｉＯ□）等のセラミ
ック原料粉末に適当な溶剤、溶媒を添加混合して泥漿物
を作り、これを従来周知のドクターブレード法等により
シート状と成すことによって形成される。
前記第１の未焼成セラミックシート２はその上面に半導
体素子をＲ置取着するためのダイアタッチ用金属層４が
複数個、印刷塗布されており、該ダイナタッチ用金属層
４はタングステン（賀）、モリブデン（Ｍｏ）等の高融
点金属粉末に適当な溶剤、溶媒を添加混合し、ペースト
状となした金属ペーストを従来周知のスクリーン印刷法
を採用することによって第１の未焼成セラミックシート
２に印刷塗布される。
体素子をＲ置取着するためのダイアタッチ用金属層４が
複数個、印刷塗布されており、該ダイナタッチ用金属層
４はタングステン（賀）、モリブデン（Ｍｏ）等の高融
点金属粉末に適当な溶剤、溶媒を添加混合し、ペースト
状となした金属ペーストを従来周知のスクリーン印刷法
を採用することによって第１の未焼成セラミックシート
２に印刷塗布される。
また前記３枚のシート３ａ、３ｂ、３ｃから成る第２の
未焼成セラミックシート３には、該第２の未焼成セラミ
ックシート３を複数の区画に区分する如く多数の貫通孔
５が配列形成されており、該貫通孔５は第２の未焼成セ
ラミックシート３ （３ａ、３ｂ、３ｃ）を所望する絶
縁基体の形状に対応した形状の複数の区画に区分すると
ともに後述するリード用金属層を引き廻す際の通路とし
て作用する。
未焼成セラミックシート３には、該第２の未焼成セラミ
ックシート３を複数の区画に区分する如く多数の貫通孔
５が配列形成されており、該貫通孔５は第２の未焼成セ
ラミックシート３ （３ａ、３ｂ、３ｃ）を所望する絶
縁基体の形状に対応した形状の複数の区画に区分すると
ともに後述するリード用金属層を引き廻す際の通路とし
て作用する。
尚、前記貫通孔５は従来周知の打ち抜き加工法によって
第２の未焼成セラミックシート３に、該未焼成セラミッ
クシート３を複数の区画に区分する如く配列形成される
。
第２の未焼成セラミックシート３に、該未焼成セラミッ
クシート３を複数の区画に区分する如く配列形成される
。
前記第２の未焼成セラミックシート３のうちシート３ａ
にはその上面に一端が貫通孔５に達するよう多数の配線
パターン６が印刷塗布されており、該配線パターン６は
前述のダイアタッチ用金属層４と同様に金属ペーストを
スクリーン印刷により塗布することによって形成される
。この配線パターン６は内部に収納する半導体素子の各
電極を外部回路に接続する際の導電路として作用する。
にはその上面に一端が貫通孔５に達するよう多数の配線
パターン６が印刷塗布されており、該配線パターン６は
前述のダイアタッチ用金属層４と同様に金属ペーストを
スクリーン印刷により塗布することによって形成される
。この配線パターン６は内部に収納する半導体素子の各
電極を外部回路に接続する際の導電路として作用する。
前記第１及び第２の未焼成セラミックシート２゜３は次
に、第１図（ｂ）に示すように順次積層され、約１５０
℃に加熱したホットプレス機によって熱圧着されて積層
未焼成セラミック体１が作成される。
に、第１図（ｂ）に示すように順次積層され、約１５０
℃に加熱したホットプレス機によって熱圧着されて積層
未焼成セラミック体１が作成される。
次に、前記積層未焼成セラミック体１は第２の未焼成セ
ラミックシート３の貫通孔５内壁及び上面に金属ペース
トの印刷塗布によるリード用金属層７が形成され、前記
第２の未焼成セラミックシート３内に形成した配線パタ
ーン６を貫通孔５内壁を引き廻して積層未焼成セラミッ
ク体１の上面へ導出させる。この場合、第２図に示す如
く積層未焼成セラミック体１を構成する第１の未焼成セ
ラミックシート２には貫通孔が形成されていないことか
ら第２の未焼成セラミックシート３に設けた貫通孔５は
その下部が第１の未焼成セラミックシート２により遮蔽
されることとなり、そのため貫通孔５内壁に金属ペース
トを印刷塗布し、リード用金属層７を形成した場合、金
属ペーストの流れはその途中で遮断されることとなり積
層未焼成セラミック体１の底面にまで流れて付着するこ
とは一切ない。
ラミックシート３の貫通孔５内壁及び上面に金属ペース
トの印刷塗布によるリード用金属層７が形成され、前記
第２の未焼成セラミックシート３内に形成した配線パタ
ーン６を貫通孔５内壁を引き廻して積層未焼成セラミッ
ク体１の上面へ導出させる。この場合、第２図に示す如
く積層未焼成セラミック体１を構成する第１の未焼成セ
ラミックシート２には貫通孔が形成されていないことか
ら第２の未焼成セラミックシート３に設けた貫通孔５は
その下部が第１の未焼成セラミックシート２により遮蔽
されることとなり、そのため貫通孔５内壁に金属ペース
トを印刷塗布し、リード用金属層７を形成した場合、金
属ペーストの流れはその途中で遮断されることとなり積
層未焼成セラミック体１の底面にまで流れて付着するこ
とは一切ない。
そして次に、前記積層未焼成セラミック体１は還元雰囲
気中（Ｈ２４２ガス中）、約１４ｏｏ〜１６ｏｏ℃ノ温
度で焼成され、積層未焼成セラミック体ｌとダイアタッ
チ用金属層４及びリード用金属ＩＷ７とを焼結一体化さ
せ、焼成セラミック体、ダイアタッチ金属層及びリード
金属層が形成される。
気中（Ｈ２４２ガス中）、約１４ｏｏ〜１６ｏｏ℃ノ温
度で焼成され、積層未焼成セラミック体ｌとダイアタッ
チ用金属層４及びリード用金属ＩＷ７とを焼結一体化さ
せ、焼成セラミック体、ダイアタッチ金属層及びリード
金属層が形成される。
最後に、前記焼成セラミック体は貫通孔の配列による区
分線Ｂに沿って切断分離され、これによって個々の絶縁
基体が製作される。
分線Ｂに沿って切断分離され、これによって個々の絶縁
基体が製作される。
（発明の効果）
かくして本発明の半導体素子収納用パッケージの製造法
によれば、広面積の第１の未焼成セラミックシート上に
、多数の貫通孔の配列により複数の区画に区分された第
２の未焼成セラミックシートを積層し、積層未焼成セラ
ミック体を得たことから、第２の未焼成セラミックシー
トに設けた貫通孔はその下部が第１の未焼成セラミック
シ一トにより遮蔽されることとなり、第２の未焼成セラ
ミックシートの内壁及び上面に金属ペーストを印刷塗布
し、リード用金属層を形成したとしても金属ペーストの
流れは前記遮蔽部で遮断され積層未焼成セラミック体の
底面に付着することは一切ない。したがって個々の絶縁
基体に切断分離し、各絶縁基体の底面に放熱体を取着し
たとしても該放熱体にリード金属層が接触することは皆
無であり、半導体装置としての機能に支障を来すような
リード金属層間の短絡を有効に防止することができる。
によれば、広面積の第１の未焼成セラミックシート上に
、多数の貫通孔の配列により複数の区画に区分された第
２の未焼成セラミックシートを積層し、積層未焼成セラ
ミック体を得たことから、第２の未焼成セラミックシー
トに設けた貫通孔はその下部が第１の未焼成セラミック
シ一トにより遮蔽されることとなり、第２の未焼成セラ
ミックシートの内壁及び上面に金属ペーストを印刷塗布
し、リード用金属層を形成したとしても金属ペーストの
流れは前記遮蔽部で遮断され積層未焼成セラミック体の
底面に付着することは一切ない。したがって個々の絶縁
基体に切断分離し、各絶縁基体の底面に放熱体を取着し
たとしても該放熱体にリード金属層が接触することは皆
無であり、半導体装置としての機能に支障を来すような
リード金属層間の短絡を有効に防止することができる。
第１図（ａ）は本発明の半導体素子収納用パフケージの
製造法を説明するための部分分解斜視図、第１図（ｂ）
は第１図（ａ）の積層した状態の部分断面図、第２図は
第１図（ｂ）の貫通孔の部分を説明するための部分斜視
図、第３図は従来の半導体素子収納用パッケージの断面
図、第４図は第３図のパッケージの製造法を説明するた
めの部分断面図である。 １：積層未焼成セラミック体 ２：第１の未焼成セラミックシート ３：第２の未焼成セラミックシート ５：貫通孔 ６：配線パターン ７：リード用金属層
製造法を説明するための部分分解斜視図、第１図（ｂ）
は第１図（ａ）の積層した状態の部分断面図、第２図は
第１図（ｂ）の貫通孔の部分を説明するための部分斜視
図、第３図は従来の半導体素子収納用パッケージの断面
図、第４図は第３図のパッケージの製造法を説明するた
めの部分断面図である。 １：積層未焼成セラミック体 ２：第１の未焼成セラミックシート ３：第２の未焼成セラミックシート ５：貫通孔 ６：配線パターン ７：リード用金属層
Claims (1)
- 【特許請求の範囲】 広面積の第１の未焼成セラミックシート上に、多数の
貫通孔の配列により複数の区画に区分され、かつ内部に
半導体素子の各電極が接続される配線パターンを埋設し
た第２の未焼成セラミックシートを積層し、積層未焼成
セラミック体を得る工程と、 前記積層未焼成セラミック体の上面及び貫通孔内壁に、
前記配線パターンと電気的に接続する金属ペーストを塗
布する工程と、 前記金属ペーストが塗布された積層未焼成セラミック体
を焼成し、金属層を有する焼成セラミック体を得るとと
もに該焼成セラミック体を貫通孔の配列による区分線に
沿って切断し、各半導体素子収納用パッケージに分離す
る工程とより成ることを特徴とする半導体素子収納用パ
ッケージの製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61161392A JPS6316645A (ja) | 1986-07-08 | 1986-07-08 | 半導体素子収納用パツケ−ジの製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61161392A JPS6316645A (ja) | 1986-07-08 | 1986-07-08 | 半導体素子収納用パツケ−ジの製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6316645A true JPS6316645A (ja) | 1988-01-23 |
Family
ID=15734219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61161392A Pending JPS6316645A (ja) | 1986-07-08 | 1986-07-08 | 半導体素子収納用パツケ−ジの製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6316645A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5319521A (en) * | 1992-08-17 | 1994-06-07 | Rockwell International Corporation | Ceramic frames and capsules for Z-axis modules |
-
1986
- 1986-07-08 JP JP61161392A patent/JPS6316645A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5319521A (en) * | 1992-08-17 | 1994-06-07 | Rockwell International Corporation | Ceramic frames and capsules for Z-axis modules |
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