DE19959938C2 - Herstellungsverfahren einer eine Gehäusestruktur aufweisenden Halbleitervorrichtung - Google Patents

Herstellungsverfahren einer eine Gehäusestruktur aufweisenden Halbleitervorrichtung

Info

Publication number
DE19959938C2
DE19959938C2 DE1999159938 DE19959938A DE19959938C2 DE 19959938 C2 DE19959938 C2 DE 19959938C2 DE 1999159938 DE1999159938 DE 1999159938 DE 19959938 A DE19959938 A DE 19959938A DE 19959938 C2 DE19959938 C2 DE 19959938C2
Authority
DE
Germany
Prior art keywords
substrate
carrier substrate
manufacturing
semiconductor device
carrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE1999159938
Other languages
English (en)
Other versions
DE19959938A1 (de
Inventor
Katumi Miyawaki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to DE19964316A priority Critical patent/DE19964316B4/de
Publication of DE19959938A1 publication Critical patent/DE19959938A1/de
Application granted granted Critical
Publication of DE19959938C2 publication Critical patent/DE19959938C2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52Mounting semiconductor bodies in containers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64Impedance arrangements
    • H01L23/66High-frequency adaptations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01057Lanthanum [La]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01068Erbium [Er]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/1026Compound semiconductors
    • H01L2924/1032III-V
    • H01L2924/10329Gallium arsenide [GaAs]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12044OLED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16195Flat cap [not enclosing an internal cavity]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/30105Capacitance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

Die vorliegende Erfindung betrifft ein Herstellungsver­ fahren einer Halbleitervorrichtung und betrifft insbesonde­ re ein Herstellungsverfahren für ein Gehäuse eines Hochfrequenz- Halbleiterelements, wie zum Beispiel ein GaAs-FET.
Bei einem Halbleitergehäuse, das in einem Hochfrequenz­ band, genauer gesagt dem C-Band oder dem Ku-Band, verwendet wird, kommt eine Substanz, wie zum Beispiel Epoxidharz, das eine hohe Dielektrizitätskonstante aufweist, in engen Kon­ takt zu einem Halbleiterchip in einem im allgemeinen ver­ wendeten Gußgehäuse, wodurch sich eine Parasitärkapazität ergibt und sich die Charakteristiken des Halbleitergehäuses verschlechtern. Um eine derartige Parasitärkapazität zu verhindern, wird im allgemeinen ein Gehäuse, das einen Hohlraum aufweist, zum Verkapseln des Halbleiterchip ver­ wendet, so dass Luft die obere Fläche des Halbleiterchip um­ gibt.
Im Gegensatz zu dem im allgemeinen verwendeten Preß­ spritzgehäuse bringt das Hohlraumgehäuse die folgenden Nachteile mit sich und leidet daher unter negativen Aspek­ ten hinsichtlich der Ergiebigkeit und den Kosten.
Als erstes müssen, wenn Gehäuse als getrennte Teile be­ fördert werden, die Gehäuse häufig während Monta­ ge/Testverfahren in unterschiedlichen Anordnungen neu an­ geordnet werden.
Weiterhin können, wenn ein Förderband zum Befördern der Gehäuse verwendet wird, die Gehäuse nach einem Einwirken eines sehr kleinen physikalischen Stoßes in willkürliche Anordnungen gebracht werden. Weiterhin gibt es in dem Fall, in dem ein Förderband zum Befördern der Gehäuse verwendet wird, eine Beschränkung hinsichtlich der Anzahl von Gehäu­ sen, die von einer automatischen Maschine verarbeitet wer­ den, was eine Ergiebigkeit des Halbleitergehäuses ver­ schlechtert.
Als zweites werden ähnlich wie in dem Fall mit einem Leiterrahmen unter Verwendung eines Hartlötfüllmaterials aus Ag getrennte Gehäuse auf einen Metallrahmen hartgelö­ tet, um eine Ergiebigkeit zu verbessern, so dass die Gehäuse derart hartgelötet werden, dass sie die Struktur eines im allgemeinen verwendeten vergossenen Leiterrahmens annehmen. In diesem Fall erhöht jedoch ein Hartlöten die Herstel­ lungskosten. Ebenso müssen auch hinsichtlich einer Ergie­ bigkeit die getrennten Gehäuse im Verlauf eines Verkapse­ lungsverfahrens einzeln verkapselt werden. Daher ist das Hohlraumgehäuse hinsichtlich einer Ergiebigkeit nachteilig gegenüber dem Gußgehäuse.
Ein Verfahren gemäß dem Oberbegriff des Anspruchs 1 ist aus der JP 11-34956 A bekannt.
Es ist die Aufgabe der vorliegenden Erfindung, ein Her­ stellungsverfahren einer Halbleitervorrichtung gemäß dem Oberbegriff des Anspruchs 1 derart weiterzuentwickeln, dass ein Verkrümmen in einem Trägersubstrat vermindert werden kann.
Diese Aufgabe wird mit den in Anspruch 1 angegebenen Maßnahmen gelöst.
Ein weiterer Vorteil der vorliegenden Erfindung ist, dass ein Herstellungsverfahren einer in einem Hohlraum ver­ kapselten Halbleitervorrichtung geschaffen wird, das eine Verschlechterung der Hochfrequenzquarakteristiken der Halb­ leitervorrichtung verhindert, während die gleiche Ergie­ bigkeit und die gleichen Kosten sichergestellt werden, wie sie durch ein Gußgehäuse erzielt werden.
Weitere vorteilhafte Ausgestaltungen der vorliegenden Erfindung sind Gegenstand der abhängigen Ansprüche.
Die vorliegende Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert.
Es zeigen:
Fig. 1 eine perspektivische Ansicht eines Träger­ gehäusesubstrats und von Deckelteilen, be­ vor sie miteinander verklebt werden;
Fig. 2A bis 2C Querschnittsansichten zum Beschreiben der Struktur eines Hohlraumgehäuses und eines Herstellungsverfahrens gemäß einem ersten Ausführungsbeispiels der vorliegenden Er­ findung;
Fig. 3a und 3B eine perspektivische Ansicht bzw. eine ver­ größerte Teildraufsicht der Struktur des Trägergehäusesubstrats;
Fig. 4 eine vergrößerte Teilquerschnittsansicht des verkapselten Trägergehäusesubstrats;
Fig. 5 eine vergrößerte Teildraufsicht eines Hohl­ raumgehäuses gemäß einem zweiten Ausfüh­ rungsbeispiel der vorliegenden Erfindung;
Fig. 6 eine vergrößerte Teilquerschnittsansicht eines Hohlraumgehäuses gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfin­ dung; und
Fig. 7 eine perspektivische Ansicht eines für ein Hohlraumgehäuse gemäß einem vierten Ausfüh­ rungsbeispiel der vorliegenden Erfindung verwendeten Deckelteils.
Es folgt die Beschreibung von Ausführungsbeispielen der vorliegenden Erfindung. Durchgängig durch die Zeichnung sind gleiche Bezugszeichen gleichen oder entsprechenden Elementen zugewiesen und wiederholte Erklärungen werden vereinfacht oder weggelassen.
Nachstehend erfolgt die Beschreibung eines ersten Aus­ führungsbeispiels der vorliegenden Erfindung.
Die Fig. 1 bis 4 zeigen Darstellungen zum Beschrei­ ben des ersten Ausführungsbeispiels der vorliegenden Erfin­ dung. Fig. 1 zeigt eine perspektivische Ansicht, die ein Trägergehäusesubstrat und Deckelteile darstellt, bevor sie miteinander verklebt werden; die Fig. 2A bis 2C zeigen Querschnittsansichten zum Beschreiben der Struktur eines Hohlraumgehäuses und seines Herstellungsverfahrens; die Fig. 3A und 3B zeigen Darstellungen zum Beschreiben der Struktur des Trägergehäusesubstrats, wobei Fig. 3A eine perspektivische Ansicht zeigt und Fig. 3B eine vergrößerte Teildraufsicht zeigt; und Fig. 4 zeigt eine vergrößerte Teilquerschnittsansicht des Trägergehäusesubstrats, nachdem es verkapselt worden ist.
Wie es in den Fig. 1 bis 2C gezeigt ist, bezeichnet das Bezugszeichen 1 ein Trägergehäusesubstrat (hier im wei­ teren Verlauf zur Vereinfachung als ein "Trägersubstrat" bezeichnet, wenn es erforderlich ist), das zu einem Hohl­ raumgehäuse gehört; bezeichnet das Bezugszeichen 2 ein Dec­ kelteil; bezeichnet das Bezugszeichen 3 einen lagenähnli­ chen Klebstoff; und bezeichnet das Bezugszeichen 4 einen Hohlraum in dem Trägersubstrat 1. Wie es in den Fig. 2A bis 2C gezeigt ist, werden die Deckelteile 2 mittels des Klebstoffs 3 an die vordere Fläche (Hauptfläche) des Trä­ gersubstrats 1 geklebt.
Wie es in den Fig. 2A und 2B gezeigt ist, wird das Trägersubstrat 1 durch miteinander Verkleben eines unteren ersten Substrats 1A und eines oberen zweiten Substrats 1B ausgebildet. Das erste (untere) Substrat 1A weist eine plattenähnliche Form und eine verhältnismäßig große Abmes­ sung auf und ein leitendes Muster (nicht gezeigt) ist als eine Elektrode auf seiner Oberfläche (das heißt in der Zeichnung einer oberen Oberfläche) ausgebildet. Das lei­ tende Muster ist mit einer freiliegenden externen Elektrode verbunden, die auf der Rückseite (das heißt in der Zeich­ nung einer unteren Oberfläche) der ersten Substrats 1A vor­ gesehen ist.
Durchgangslöcher sind in dem zweiten (oberen) Substrat 1B ausgebildet, um Hohlräume zu erzeugen. Die ersten und zweiten Substrate 1A bzw. 1B werden zu dem einzelnen Trä­ gersubstrat 1 gestapelt, wodurch ein Substrat ausgebildet wird, das eine Mehrzahl von Hohlräumen 4 aufweist.
In Fig. 2A bezeichnet das Bezugszeichen 7 einen Halb­ leiterchip und bezeichnet das Bezugszeichen 8 einen Leiter­ draht. Die jeweiligen Halbleiterchips 7 werden in den Hohl­ räume 4 des Trägersubstrats 1 eingesetzt und die Elektroden von jedem Halbleiterchip 7 werden mittels der Leiterdrähte 8 mit dem leitenden Muster verbunden, das auf dem ersten Substrat 1A angeordnet ist.
Fig. 2B zeigt eine Querschnittsansicht, die die Halb­ leiterchips 7 darstellt, die in dem Trägersubstrat 1 unter­ gebracht sind, nachdem sie mittels des Deckelteils 2 und des Klebstoffs 3 verkapselt worden sind. Das Bezugszeichen 9 bezeichnet eine Schneidelinie. Fig. 2C zeigt einzelne Halbleitergehäuse (das heißt Halbleitervorrichtungen), die entlang der Schneidelinie voneinander getrennt worden sind.
Fig. 4 zeigt eine vergrößerte Teilansicht von Fig. 2B. Fig. 4 zeigt eine auf der Rückseite (das heißt in der Zeichnung einer unteren Seite) des Trägersubstrats 1 ange­ ordnete freiliegende externe Elektrode 11. Die Externe Elektrode 11 ist elektrisch mit dem leitenden Muster (nicht gezeigt) verbunden, welches als eine Elektrode in jedem der Hohlräume 4 vorgesehen ist. Die externe Elektrode 11 wird zum Bilden einer elektrischen Verbindung verwendet, wenn das getrennte Halbleitergehäuse montiert wird.
Wie es in Fig. 3A gezeigt ist, ist das Trägersubstrat 1 in vier Bereiche geteilt, wodurch eine Mehrzahl von Gruppen von Hohlräumen 4 gebildet wird. In jedem der Bereiche wer­ den die Hohlräume 4 in einem Matrixmuster ausgebildet. Dem­ gemäß ist das leitende Muster 4, das zum Bilden einer elek­ trischen Verbindung mit dem externen Anschluß 11 verwendet wird, ebenso gleichmäßig in den vier Ebenenbereichen (Flächen) vorgesehen.
Wie es aus der in Fig. 3B gezeigten vergrößerten Teil­ draufsicht zu sehen ist, wird eine Mehrzahl von Durchgangs­ löchern in einer Menge von einem pro Hohlraum 4 derart aus­ gebildet, dass sie das Trägersubstrat 1 durchdringen. Das Bezugszeichen 6 bezeichnet die Elektrode, die auf der Ober­ fläche des Halbleiterchip 7 ausgebildet ist, der in den Hohlraum 4 eingesetzt ist.
Die Durchgangslöcher 5 sind derart ausgebildet, dass sie das Trägersubstrat 1 durchdringen, dass das erste Substrat 1A und das zweite Substrat 1B aufweist. Die Durchgangslö­ cher 5 sind aus drei Gründen vorgesehen:
  • 1. Zum Führen einer metallisierten Schicht, die zum elektrischen Verbinden des leitenden Musters verwendet wird, das auf der vorderen Fläche des ersten Substrats 1A angeordnet ist, zu dem freiliegenden externen Anschluß 11, der auf der Rückseite des ersten Substrats 1A angeordnet ist;
  • 2. zum Zulassen, dass der Endbenutzer bestimmen kann, ob zu dem Zeitpunkt eines sekundären Montagevorgangs ein Lotkegel ausgebildet worden ist oder nicht; und
  • 3. zum Zulassen, dass Gas entweicht, das während eines Verkapselungsverfahrens verwendet wird.
Das Trägersubstrat 1, welches das erste Substrat 1A und das zweite Substrat 1B aufweist, wird aus einem Aluminium­ oxidsubstrat einer verhältnismäßig geringen Reinheit (zum Beispiel 90% rein) oder einem organischen Material ausge­ bildet.
Es wird auf die Fig. 2A und 2B verwiesen. Der lagenähnliche feuchtigkeitsbeständige Klebstoff 3 kann im voraus auf die Oberfläche des Deckelteils 2 aufgetragen werden, welche dem Trägersubstrat 1 gegenüberliegt. Alternativ kann der feuchtigkeitsbeständige Klebstoff 3 gleichmäßig auf die gesamte Oberfläche des Deckelteils 2 aufgetragen werden. Das Deckelteil 2 ist aus einem ultradünnen Aluminiumoxid­ substrat einer geringen Reinheit oder einem organischen Ma­ terial ausgebildet.
Wie es in Fig. 1 gezeigt ist, ist das Deckelteil 2 groß genug, um eine der vier Hohlraumflächen zu bedecken. Das heißt das Deckelteil 2 weist ungefähr ein Viertel der Ab­ messung des Trägersubstrats 1 auf.
Das Herstellungsverfahren des vorhergehend erläuterten Hohlraumgehäuses wird nun beschrieben.
Das Trägersubstrat 1, das die Hohlräume 4 aufweist, wird durch Kleben des plattenähnlichen ersten Substrats 1A an das zweite Substrat 1B ausgebildet, in welchem eine Mehrzahl von Durchgangslöchern in einem Matrixmuster ausge­ bildet ist. Das Trägersubstrat 1 weist eine Zweischicht­ struktur auf und ein Elektrodenmuster ist auf lediglich der ersten Schicht (das heißt dem ersten Substrat 1A) angeord­ net. Die zweite Schicht (das heißt das zweite Substrat 1B) dient als eine Schicht zum Bilden von Hohlräumen.
Wie es in Fig. 3A gezeigt ist, werden Gehäuse durch Teilen der Innenfläche des Trägersubstrats 1 in vier Berei­ che angeordnet, von denen jeder eine Mehrzahl von zusammen­ hängend ausgebildeten Hohlräumen aufweist. Ein Bereich 1C, in welchem keine Hohlräume ausgebildet sind, wird sowohl längenweise mittig als auch breitenweise mittig bezüglich des Trägersubstrats 1 derart ausgebildet, dass er die Form eines Kreuzes annimmt. Der als Kreuz geformte Bereich 1C dient als ein Träger und verleiht dem Trägersubstrat 1 Fe­ stigkeit.
Weiterhin werden die Durchgangslöcher 5 derart ausge­ bildet, dass sie die Rückseite des Trägersubstrats 1 derart durchdringen, dass sie sich an den Ecken der jeweiligen Hohlräume 4 befinden.
Die Halbleiterchips 7 werden in die jeweiligen Hohl­ räume 4 eingesetzt, die auf dem Trägersubstrat 1 ausgebil­ det sind, und jeder der Halbleiterchips 7 wird elektrisch mittels eines Leiterdrahts 8 durch Druckkontaktieren oder Drahtkontaktieren mit dem externen Anschluß 11 verbunden. Nach einem Beenden des Druckkontaktier- oder Drahtkontak­ tierverfahrens wird das Deckelteil 2 auf jedem der vier Be­ reiche (Flächen) des Trägersubstrats 1 angeordnet. Zu die­ sem Zeitpunkt beträgt die Abmessung des Deckelteils 2 ein Viertel von der des Trägersubstrats 1.
Nachfolgend wird der feuchtigkeitsbeständige Klebstoff (oder ein Befestigungsmaterial) 3 durch Ausüben von Wärme oder Druck abgebunden.
Das Trägersubstrat 1, das die darauf geklebten Deckel­ teile 2 aufweist, wird an einem Schneideband befestigt und entlang der Schneidelinien mittels einer Zerschneidevor­ richtung getrennt, wodurch Halbleitervorrichtungsgehäuse hergestellt werden, die alle den einzelnen Halbleiterchip 7 enthalten.
In der vorhergehenden Beschreibung ist die Struktur des Hohlraumgehäuses und das Herstellungsverfahren eines Halb­ leitergehäuses beschrieben worden. Nun werden die Charakte­ risitiken und Vorzüge des Hohlraumgehäuses und diejenigen des Herstellungsverfahrens des Gehäuses gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung beschrieben.
1
In dem ersten Ausführungsbeispiel der vorliegenden Erfindung werden die Halbleiterchips 7 in den jeweiligen Hohlräumen 4 untergebracht, die in dem plattenähnlichen Trägersubstrat 1 ausgebildet sind, und werden die Deckel­ teile 2 auf das Halbleitersubstrat 1 geklebt. Das Halblei­ tersubstrat 1 wird dann zerschnitten. Folglich kann das Hohlraumgehäuse die gleichen Verkapselungs- und Trenncha­ rakteristiken wie diejenigen erzielen, die durch Spritzgie­ ßen erzielt werden.
Weiterhin ergeben sich bei dem Hohlraumgehäuse die gleiche Ergiebigkeit und die gleichen Kosten wie diejeni­ gen, die sich bei einem Gußgehäuse ergeben, während der Vorteil einer Hohlraumgehäusestruktur hinsichtlich von Hochfrequenzcharakteristiken aufrechterhalten wird. Insbe­ sondere kann eine Ergiebigkeit, die sich auf ein Verkapse­ lungsverfahren bezieht, verglichen mit derjenigen, die sich bei einem herkömmlichen Gußgehäuse ergibt, bedeutsam ver­ bessert werden.
2
Wie es in den Fig. 1 bis 2C gezeigt ist, werden die plattenähnlichen Deckelteile 2, die jeweils einen dar­ auf aufgetragenen Klebstoff aufweisen, auf dem Träger­ substrat 1 angeordnet, das die Hohlraumstruktur aufweist, und wird das Trägersubstrat 1 durch Zerschneiden oder mit­ tels einer Drahtsäge getrennt.
Obgleich mehrere Verfahren und getrennte Gehäuse (PKG) verfügbar sind, ergibt ein Verwenden des Zerschneideverfah­ rens oder der Drahtsäge, wie sie in dem ersten Ausführungs­ beispiel der vorliegenden Erfindung verwendet werden, die folgenden vorteilhaften Ergebnisse.
A
Eine Belastung, die, wenn die Gehäuse getrennt wer­ den, auf die verklebte Oberfläche ausgeübt wird, entlang welcher die Deckelteile 2 und die Gehäuse befestigt sind, kann vermindert werden, wodurch ein Abblättern der verkleb­ ten Oberfläche verhindert wird und eine luftdichte Unver­ sehrtheit sichergestellt wird.
B
Die Außenabmessung des derart getrennten Gehäuses weist einen hohen Genauigkeitsgrad auf.
C
Ein Verwenden eines Laserschneideverfahrens kann ein Problem eines Einbringens von Brandstellen oder von Verschmutzungen entlang der geschnittenen Oberfläche ein­ bringen. Im Gegensatz dazu ergibt sich bei einem Verwenden des Zerschneideverfahrens oder des Sägedrahts ein Vorteil von keinen Brandstellen oder Verschmutzungen.
D
Ein plattenähnliches Deckelteil, das eine kleine Dicke (kleiner als 1 mm) aufweist, wird als das Deckelteil 2 verwendet. Kosten, die durch die Deckelteile 2 verursacht werden, können durch Ausbilden der Deckelteile 2 in der Form einer Platte vermindert werden. Weiterhin bringt, da sich die Deckelteile 2 bereits in einer Plattenform befin­ den, ein Anordnen der Deckelteile 2 auf den Gehäusen kein Positionieren mit sich, wodurch Kosten vermindert werden, die sich auf ein Herstellungssystem beziehen.
3
Wie es in den Fig. 3A bis 4 gezeigt ist, werden in dem ersten Ausführungsbeispiel der vorliegenden Erfin­ dung die Durchgangslöcher 5 derart in dem Trägersubstrat 1 ausgebildet, dass sie sowohl die Rückseite durchdringen als auch an den Ecken der jeweiligen Hohlräume 4 angeordnet sind.
Wenn sich die Hohlräume 4 im Verlauf einer Wärmebehand­ lung, die während des Verkapselungsverfahrens durchgeführt wird, im Volumen ausdehnen, dringt die Luft, die kraftvoll von innerhalb den Hohlräumen 4 entweicht, in den Raum zwi­ schen den Deckelteilen 2 und dem Trägersubstrat 1 ein, wo­ durch Blasen bzw. Einschlüsse verursacht werden. Jedoch wirken die Durchgangslöcher 5 als Entlüftungslöcher zum Freigeben des Gases, das in dem Harz angesammelt ist, wo­ durch das Ausbilden von Blasen verhindert wird und daher die Wahrscheinlichkeit eines Leckausfalls vermindert wird.
Bei einem Hochfrequenz-Halbleiterchip wird im allgemei­ nen ein Passivierungsfilm, der auf dem Halbleiterchip ange­ ordnet ist, derart ausgebildet, dass er so dünn wie möglich ist, um die Charakteristiken des Halbleiterchip aufrechtzu­ erhalten. Wenn nicht verhindert wird, daß Feuchtigkeit das Halbleitergehäuse erreicht, werden die Charakteristiken des Halbleitergehäuses verschlechtert. Aus diesem Grund ist ein Leckausfall nicht akzeptabel.
4
Weiterhin wird in dem ersten Ausführungsbeispiel der vorliegenden Erfindung das Trägersubstrat 1 in einer Zweischichtstruktur ausgebildet. Eine Elektrodenverdrahtung ist auf lediglich der ersten Schicht 1A des Substrats 1 an­ geordnet und die zweite Schicht 1B bildet die Hohlräume 4 und verhindert ein Ausbilden von Harzkegeln zu dem Zeit­ punkt eines Verkapselns der Deckelteile 2.
Im allgemeinen entsteht, wenn Harz einer niedrigen Vis­ kosität als ein Klebstoff zu Verkapselungszwecken verwendet wird, ein Harzfluß, wenn das Harz während des Verkapse­ lungsvarfahrens ausgehärtet wird, wobei dies zum Ergebnis hat, dass das Harz die externe Elektrode, die auf der Innen­ fläche der Durchgangslöcher 5 vorgesehen ist, und insbeson­ dere den oberen Abschnitt der Elektrode bedeckt, die auf der Innenfläche der Durchgangslöcher 5 vorgesehen ist. In diesem Fall klebt kein Lot an der externen Elektrode, wenn der Endbenutzer das Halbleitergehäuse auf eine Platte mon­ tiert, was zu einem Ausfall führt. Insbesondere fließt in dem Fall eines Trägersubstrats, das keine zweite Schicht aufweist, Harz zu der Elektrode, die auf Innenfläche der Durchgangslöcher vorgesehen ist, was einen Ausfall verur­ sacht.
In dem ersten Ausführungsbeispiel der vorliegenden Er­ findung weist das Trägersubstrat zwei Schichten auf und verhindert daher die Dicke der Zweischichtstruktur ein Aus­ bilden eines Harzkegels.
5
Weiterhin wird in dem ersten Ausführungsbeispiel der vorliegenden Erfindung ein Aluminiumoxidmaterial einer geringen Reinheit für das Trägersubstrat 1 und die Deckel­ teile 2 verwendet. Alternativ können die Deckelteile 2 aus einem dünnen Material oder einem organischen Material aus­ gebildet werden.
Ein Aluminiumoxidmaterial einer geringen Reinheit weist eine hervorragende Zerschneidecharakteristik auf, wodurch eine verhältnismäßig schnelle Verarbeitungsgeschwindigkeit realisiert wird und die Lebensdauer einer Klinge der Zer­ schneidevorrichtung verlängert wird.
Ein dünnes keramisches oder ein organisches Substrat wird für die Deckelteile 2 verwendet. Obgleich sich Alumi­ niumoxid, das in dem Trägersubstrat 1 enthalten ist, in ei­ nem verhältnismäßig großen Grad verkrümmt oder verbiegt, können die Deckelteile 2 ebenso ausreichend der Verkrümmung oder Verbiegung in dem Trägersubstrat 1 folgen, wenn die dünnen Deckelteile 2 zum Verkapseln verwendet werden, wo­ durch gute Verkapselungscharakteristiken sichergestellt werden, und bewirkt wird, dass die Deckelteile leichter zu zerschneiden sind.
6
In dem ersten Ausführungsbeispiel der vorliegenden Erfindung werden die Gehäuse gemäß dem folgenden Verfahren angeordnet: das heißt durch gleichmäßiges Teilen der Innen­ fläche des Trägersubstrats 1 in vier Flächen, durch Ausbil­ den eines als Kreuz geformten Trägers in der Mitte des Trä­ gersubstrats und durch Herstellen der Deckelteile mit einem Viertel der Abmessung des Trägersubstrats (siehe Fig. 1 bis 3B).
Wenn das Trägersubstrat größer und dünner wird, verringert sich die Festigkeit des Trägersubstrats. Jedoch läßt ein Ausbilden des als ein Kreuz geformten Trägers in dem Trägersubstrat ein Erhöhen der Festigkeit des Träger­ substrats zu.
Weiterhin kann das Verkrümmen in dem gesamten Träger­ substrat durch Pressen des als Kreuz geformten Trägers wäh­ rend des Drahtkontaktierverfahrens vermindert werden, was ein stabiles Kontaktieren bewirkt.
Aus diesen Gründen kann, solange die Deckelteile ebenso derart ausgebildet werden, dass sie die gleiche Abmessung wie die vier Flächen annehmen, die auf dem Trägersubstrat ausgebildet sind (das heißt ein Viertel der Abmessung des Trägersubstrats), das Verkrümmen in dem Trägersubstrat, das von einer Differenz in einer thermischen Ausdehnung her­ rührt, während des Verkapselungsverfahrens verringert wer­ den, und kann ebenso die Restspannung in der Mitte und den Enden der Deckelflächen verringert werden.
7
Weiterhin kann in dem ersten Ausführungsbeispiel der vorliegenden Erfindung ein organisches Substrat, wie zum Beispiel ein Material auf Glasepoxidbasis, anstelle ei­ nes Aluminiumoxidmaterials für das Trägersubstrat verwendet werden.
Obgleich ein Aluminiumoxidmaterial unter Berücksichti­ gung einer Verschlechterung der Hochfrequenzcharakteristi­ ken des Halbleitergehäuses in dem C-Band oder dem Ku-Band ausgewählt wird, kann die Verschlechterung der Charakteris­ tiken des Halbleitergehäuses vernachlässigbar werden, wenn die Gehäuseabmessung klein ist. In einem derartigen Fall kann, solange ein Glasepoxidmaterial, welches eine hervor­ ragende Gehäusetrenncharakteristik aufweist und gegenüber einem Verkrümmen beständig ist, für das Trägersubstrat ver­ wendet wird, eine Ergiebigkeit des Halbleitergehäuses stark erhöht werden.
Nachstehend erfolgt die Beschreibung eines zweiten Aus­ führungsbeispiels der vorliegenden Erfindung.
Fig. 5 zeigt eine vergrößerte Teildraufsicht zum Be­ schreiben eines Hohlraumgehäuses gemäß dem zweiten Ausfüh­ rungsbeispiel der vorliegenden Erfindung, die das Träger­ substrat 1 darstellt, bevor das Trägersubstrat 1 verkapselt wird.
Wenn sich das Volumen jedes Hohlraums 4 während der Wärmebehandlung ausdehnt, die bei dem Verkapselungsverfah­ ren durchgeführt wird, wird die innere Luft derart kraft­ voll verdrängt, das sie in den Raum zwischen den Deckeltei­ len 2 und dem Trägersubstrat 1 eindringt, wodurch Blasen erzeugt werden. Wie es in Verbindung mit dem ersten Ausfüh­ rungsbeispiel der vorliegenden Erfindung beschrieben worden ist, entweichen die meisten der Blasen aus den Durchgangs­ löchern 5, die in der oberen Fläche des zweiten Substrats 1B (das heißt dem oberen Substrat) des Trägersubstrats 1 ausgebildet sind. Jedoch bleiben einige der Blasen in den Schneidelinien, die zum Trennen der Halbleitergehäuse ver­ wendet werden.
Die Blasen bewirken keine Leckausfälle, während das Trägersubstrat in der Form eines lagenähnlichen Substrats bleibt. Jedoch können, wenn die Halbleitergehäuse getrennt werden, die Blasen Leckausfälle verursachen.
Um derartige Leckausfälle zu verhindern, werden Rillen 10A derart in der oberen Fläche des Trägersubstrats 1 aus­ gebildet, daß sie mit den angrenzenden Durchgangslöchern 5 in Verbindung stehen. Weiterhin werden ebenso Rillen 10B derart in dem Trägersubstrat 1 ausgebildet, daß sie die Rillen 10A mit den Hohlräumen 4 verbinden. Ein Ausbilden von derartigen Rillen 10A und/oder 10B führt zu einem akti­ ven Freigeben der Blasen, die in der Schneidelinie bleiben, wodurch Leckausfälle in den Halbleitergehäusen nach einem Zerschneiden vermindert werden.
Nachstehend erfolgt die Beschreibung eines dritten Aus­ führungsbeispiels der vorliegenden Erfindung.
Fig. 6 zeigt eine vergrößerte Teilquerschnittsansicht zum Beschreiben eines Hohlraumgehäuses gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung, die das Trägersubstrat 1 zeigt, nachdem es verkapselt worden ist.
In dem Fall, in dem Harz einer niedrigen Viskosität für das Verkapselungsklebstoffmaterial 3 verwendet wird, kann, wenn eine Harzfluß zu dem Zeitpunkt eines Aushärtens des Harzes während des Verkapselungsverfahrens entsteht und wenn die Durchgangslöcher 5 in dem Trägersubstrat 1 mit ei­ nem konstanten Durchmesser bzw. einer konstanten Bohrung ausgebildet sind, das Harz den oberen Abschnitt der exter­ nen Elektrode 11 bedecken, die auf der Innenfläche der Durchgangslöcher 5 vorgesehen ist. In einem derartigen Fall wird, wenn der Endbenutzer ein Halbleitergehäuse auf eine Platte montiert, kein Lot an der externen Elektrode haften, wodurch ein Ausfall verursacht wird.
Um einen derartigen Ausfall zu verhindern, werden, wie es in Fig. 6 gezeigt ist, Durchgangslöcher 5A, die in dem ersten Substrat 1A (das heißt dem ersten unteren Substrat) ausgebildet sind, derart ausgebildet, daß sie einen kleine­ ren Durchmesser als Durchgangslöcher 5B aufweisen, die in dem zweiten Substrat 1B (das heißt dem zweiten oberen Substrat) ausgebildet sind. Kurz gesagt wird eine Stufe in den Durchgangslöchern 5 zwischen dem ersten Substrat 1A und dem zweiten Substrat 1B ausgebildet, welche verhindert, dass das Harz in die Durchgangslöcher 5A eindringt, die in dem ersten Substrat 1A ausgebildet sind. Auch wenn Harz einer niedrigen Viskosität als der Verkapselungsklebstoff 3 ver­ wendet wird, wird der obere Abschnitt des externen Anschlusses 11 nicht von dem Harz bedeckt.
Nachstehend erfolgt die Beschreibung eines vierten Aus­ führungsbeispiels der vorliegenden Erfindung.
Fig. 7 zeigt eine perspektivische Ansicht zum Beschrei­ ben eines Hohlraumgehäuses gemäß dem vierten Ausführungs­ beispiel der vorliegenden Erfindung, die den Zustand des Klebstoffs zeigt, der auf eine Verkapselungsfläche des Dec­ kelteils 2 aufgetragen ist, bevor das Deckelteil 2 zum Ver­ kapseln verwendet wird.
Der Verkapselungsklebstoff 3, der in dem ersten Ausfüh­ rungsbeispiel der vorliegenden Erfindung verwendet wird, nimmt eine lagenähnliche Form an. Wenn die Deckelteile 2 durch Erhöhen der Wärmemenge, die während des Verkapse­ lungsverfahrens zugeführt wird, an das Trägersubstrat. 1 ge­ klebt werden, bleiben Blasen, die in dem Verkapselungskleb­ stoff 3 entwickelt werden, in der Lagenoberfläche von die­ sem zurück. Um ein Ausbilden der Blasen zu verhindern, wird das Muster des Klebstoffs von einer Lage zu einem Punktmu­ ster geändert. Das Bezugszeichen 12 bezeichnet einen punkt­ gemusterten Klebstoff, der auf die Oberfläche des Deckel­ teils 2 aufgetragen ist, welches an das Trägersubstrat 1 zu kleben ist.
Wenn das Trägersubstrat 1 verkapselt wird, werden Bla­ sen, die in dem Klebstoff 12 entwickelt werden, mittels des Raums zwischen den Punkten nach außen gepreßt und abgege­ ben. Nachdem das Trägersubstrat 1 durch das Deckelteil 2 vollständig verkapselt worden ist, bleiben keine Blasen in dem Harz zurück. Demgemäß entsteht auch nach einem Trennen des Trägersubstrats 1 in Gehäuse kein Leckausfall in den Halbleitergehäusen.
In diesem Ausführungsbeispiel der vorliegenden Erfin­ dung kann jeder punktgemusterte Klebstoff 12 jeder Hohlraumfläche 4 entsprechen, die einen Halbleiterchip 7 unter­ bringt.
Nachstehend erfolgt die Beschreibung eines fünften Aus­ führungsbeispiels der vorliegenden Erfindung.
In dem ersten Ausführungsbeispiel der vorliegenden Er­ findung werden die Halbleiterchips 7 durch Drahtkontaktie­ ren auf dem Trägersubstrat 1 befestigt.
Das fünfte Ausführungsbeispiel der vorliegenden Erfin­ dung ist hinsichtlich der Gehäusestruktur und des Herstel­ lungsverfahrens gleich zu dem ersten Ausführungsbeispiel der vorliegenden Erfindung. Jedoch verwendet das fünfte Ausführungsbeispiel der vorliegenden Erfindung ein Flip­ chipkontaktieren anstelle eines Drahtkontaktierens, so daß ein Chip direkt an dem Trägersubstrat 1 befestigt wird, was sowohl einen Vorteil eines weiteren Miniaturisierens des Halbleitergehäuses als auch eine Verbesserung der Hochfre­ quenzcharakteristik des Halbleitergehäuses ergibt.
Die Effekte und Vorteile der vorliegenden Erfindung können wie folgt zusammengefaßt werden.
Gemäß der vorliegenden Erfindung werden Halbleiterchips in jeweiligen Hohlräumen untergebracht, die in einem plat­ tenähnlichen Trägersubstrat ausgebildet sind. Plattenähnli­ che Deckelteile werden auf das Trägersubstrat geklebt und das Trägersubstrat wird in Halbleitergehäuse zerschnitten. Als Ergebnis können Verkapselungs- und Trenncharakteristi­ ken erzielt werden, welche die gleichen wie diejenigen sind, die durch Spritzgießen erzielt werden.
Weiterhin kann eine Halbleitervorrichtung einer Hohl­ raumgehäusestruktur geschaffen werden, welche die gleiche Ergiebigkeit und die gleichen Kosten wie diejenigen sicher­ stellt, die durch ein Gußgehäuse erzielt werden, und keine Verschlechterung der Hochfrequenzcharakteristiken bewirkt.
Weiterhin werden gemäß der vorliegenden Erfindung Durchgangslöcher in der Nähe der jeweiligen Hohlräume, die in dem Trägersubstrat ausgebildet sind, derart ausgebildet, dass sie zu der Rückseite von diesem dringen. Die Durch­ gangslöcher wirken als Entlüftungslöcher für Blasen, die in Harz angesammelt sind, wodurch ein Auftreten von Blasen verhindert wird und die Wahrscheinlichkeit eines Leckaus­ falls verringert wird.
Weiterhin weist das Trägersubstrat eine Zweischicht­ struktur auf. Eine Elektrode ist lediglich auf der ersten Schicht angeordnet und die zweite Schicht bildet die Hohl­ räume und verhindert ein Ausbilden von Harzkegeln, welche ansonsten während eines Verkapselns des Trägersubstrats durch die Deckelteile verursacht werden würden. Daher ver­ hindert die Dicke der zweiten Halbleiterschicht einen Harz­ fluß.
Weiterhin wird eine Stufe in den Durchgangslöchern aus­ gebildet, was einen Harzfluß verhindert.
Bei dem Verfahren eines Anordnens von Gehäusen in dem Trägersubstrat gemäß der vorliegenden Erfindung wird die Innenfläche des Trägersubstrats in eine Mehrzahl von Berei­ chen geteilt und wird ein Träger zwischen den derart ge­ teilten Bereichen ausgebildet, was die Festigkeit des Trä­ gersubstrats erhöht.
Die Deckelteile werden derart kleiner gemacht, daß sie gleich einer Abmessung der jeweiligen Bereiche werden, die auf dem Trägersubstrat ausgebildet sind, wodurch ein Ver­ krümmen verhindert wird, welches ansonsten während des Ver­ kapselungsverfahrens aufgrund einer Differenz in der ther­ mischen Ausdehnung auftreten würde. Weiterhin kann ebenso eine Restspannung in der Mitte und den Enden der Deckelteile verhindert werden.
Rillen werden in der oberen Fläche des Trägersubstrats derart ausgebildet, dass sie angrenzende Durchgangslöcher miteinander verbinden, oder weitere Rillen werden derart ausgebildet, dass sie die angrenzenden Rillen und die Hohl­ räume des Trägersubstrats verbinden, wodurch Blasen freige­ geben werden und die Wahrscheinlichkeit eines Leckausfalls verringert wird, welche ansonsten bei den Halbleitergehäu­ sen nach einem Zerschneiden auftreten würden.
Die Deckelteile können mittels punktgemusterten Kleb­ stoffen angeklebt werden, was die Wahrscheinlichkeit eines Leckausfalls verringert, welcher ansonsten während des Ver­ kapselungsverfahrens auftreten würde.
Gemäß der vorliegenden Erfindung wird ein Aluminium­ oxidmaterial einer geringen Reinheit für das Trägersubstrat und/oder die Deckelteile verwendet. Das Aluminiumoxidmate­ rial ist leicht zu zerschneiden, läßt eine Verwendung einer verhältnismäßig schnelleren Verarbeitungsgeschwindigkeit zu und verlängert die Lebensdauer einer Klinge einer Zer­ schneidevorrichtung.
Ein dünnes keramisches oder ein organisches Substrat kann für die Deckelteile verwendet werden, was eine gute Verkapselungscharakteristik sicherstellt.
Gemäß der vorliegenden Erfindung kann ein Substrat auf organischer Basis, wie zum Beispiel ein Material auf Glas­ epoxidbasis, als das Trägersubstrat verwendet werden, wenn es erforderlich ist. Das organische Substrat läßt ein ein­ faches Trennen von Halbleitergehäusen zu, bewirkt wenig Verkrümmung und kann eine Ergiebigkeit verbessern.
Offensichtlich sind viele Ausgestaltungen und Änderun­ gen der vorliegenden Erfindung im Hinblick auf die vorhergehenden Ausführungen möglich. Es versteht sich deshalb, dass innerhalb des Umfangs der beiliegenden Ansprüche die vorliegende Erfindung anders in die Praxis umgesetzt werden kann, als es spezifisch beschrieben worden ist.
Wie es zuvor beschrieben worden ist, werden erfindungs­ gemäß Halbleiterchips in jeweiligen Hohlräumen unterge­ bracht, die in einem plattenähnlichen Trägersubstrat aus­ gebildet sind, und werden plattenähnliche Deckelteile auf das Trägersubstrat geklebt. Das Trägersubstrat wird zer­ schnitten, um dadurch eine Mehrzahl von Halbleitergehäusen auszubilden. Durchgangslöcher sind in dem Trägersubstrat zwischen den Hohlräumen ausgebildet. Das Trägersubstrat und die Deckelteile werden aus einem Aluminiumoxidmaterial ei­ ner geringen Reinheit oder einem organischen Material aus­ gebildet. Die Hohlraumgehäusestruktur verhindert eine Ver­ schlechterung einer Hochfrequenzcharakteristik und erzielt eine hohe Ergiebigkeit.

Claims (11)

1. Herstellungsverfahren einer Halbleitervorrichtung, das die folgenden Schritte aufweist:
Unterbringen eines Halbleiterchip (7) in jedem einer Mehrzahl von Hohlräumen (4), die in der Hauptfläche eines plattenähnlichen Trägersubstrats (1) ausgebildet sind;
Kleben eines plattenähnlichen Deckelteils (2) auf die Hauptfläche des Trägersubstrats (1); und
Trennen des verklebten Trägersubstrats (1) und der Dec­ kelteile (2) entlang jedes Raums zwischen angrenzenden Hohlräumen (4), um dadurch eine Mehrzahl von Halblei­ tervorrichtungen auszubilden, welche jeweils den Halb­ leiterchip (7) beinhalten,
dadurch gekennzeichnet, dass
die Hohlräume (4) durch einen Bereich (1C), der keine Hohlräume in sich aufweist, in zwei oder mehr Gruppen getrennt sind.
2. Herstellungsverfahren einer Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass das Träger­ substrat (1) eine Trägerelektrode in dem Hohlraum (4) aufweist, welche mit einer äußeren Elektrode (11) des Trägersubstrats (1) verbunden ist, und der Halbleiterchip (7) mit der Trägerelektrode (1) in dem Hohlraum (4) verbunden ist.
3. Herstellungsverfahren einer Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass eine Mehrzahl von ersten Durchgangslöchern in dem Trägersubstrat (1) zwischen angrenzenden Hohlräumen (4) ausgebildet ist.
4. Herstellungsverfahren einer Halbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet, dass Rillen (10A) zum Verbinden von angrenzenden ersten Durchgangslöchern und/oder Rillen (10B) zum Verbinden des ersten Durchgangslochs und des Hohlraums (4) auf der Hauptfläche des Trägersubstrats (1) ausgebildet sind.
5. Herstellungsverfahren einer Halbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet, dass das Träger­ substrat (1) durch Verkleben eines ersten plattenähnlichen Substrats (1B) und eines zweiten plattenähnlichen Substrats (1A) ausgebildet wird, in welchem eine Mehrzahl von zweiten Durchgangslöchern ausgebildet ist, die den Hohlräumen (4) entsprechen.
6. Herstellungsverfahren einer Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet, dass die ersten Durchgangslöcher einen ersten Abschnitt (5B) durch das erste plattenähnliche Substrat (1B) und einen zweiten Abschnitt (5A) durch das zweite plattenähnliche Substrat (1A) aufweisen, in welchem der zweite Abschnitt einen kleineren Durchmesser als der erste Abschnitt aufweist.
7. Herstellungsverfahren einer Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass das Träger­ substrat (1) durch Verkleben eines ersten plattenähnlichen Substrats (1B) und eines zweiten plattenähnlichen Substrats (1A) ausgebildet wird, in welchem eine Mehrzahl von zweiten Durchgangslöchern zum Ausbilden einer Mehrzahl von Hohlräumen ausgebildet ist.
8. Herstellungsverfahren einer Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass das Deckelteil (2) entsprechend den jeweiligen Gruppen geteilt ist und die derart geteilten Deckelteile (2) auf die Hauptfläche der jeweiligen Gruppen geklebt werden.
9. Herstellungsverfahren einer Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass die Deckelteile (2) an die Hauptfläche des Träger­ substrats (1) durch Auftragen von punktgemusterten Klebstoffen zwischen diesen geklebt werden.
10. Herstellungsverfahren einer Halbleitervorrichtung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass das Trägersubstrat (1) aus einem Aluminiumoxidmaterial einer geringen Reinheit oder einem organischen Material ausgebildet wird.
11. Herstellungsverfahren einer Halbleitervorrichtung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass das Deckelteil (2) aus einem Aluminiumoxidmaterial einer geringen Reinheit oder einem organischen Material ausgebildet wird.
DE1999159938 1999-03-30 1999-12-13 Herstellungsverfahren einer eine Gehäusestruktur aufweisenden Halbleitervorrichtung Expired - Lifetime DE19959938C2 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE19964316A DE19964316B4 (de) 1999-03-30 1999-12-13 Eine Gehäusestruktur aufweisende Halbleitervorrichtung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP08758399A JP3408987B2 (ja) 1999-03-30 1999-03-30 半導体装置の製造方法及び半導体装置

Publications (2)

Publication Number Publication Date
DE19959938A1 DE19959938A1 (de) 2000-10-05
DE19959938C2 true DE19959938C2 (de) 2002-10-31

Family

ID=13919034

Family Applications (1)

Application Number Title Priority Date Filing Date
DE1999159938 Expired - Lifetime DE19959938C2 (de) 1999-03-30 1999-12-13 Herstellungsverfahren einer eine Gehäusestruktur aufweisenden Halbleitervorrichtung

Country Status (4)

Country Link
US (2) US6268236B1 (de)
JP (1) JP3408987B2 (de)
DE (1) DE19959938C2 (de)
TW (1) TW466717B (de)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3344372B2 (ja) * 1999-06-29 2002-11-11 日本電気株式会社 半導体装置の製造方法
DE10006446A1 (de) * 2000-02-14 2001-08-23 Epcos Ag Verkapselung für ein elektrisches Bauelement und Verfahren zur Herstellung
US7214566B1 (en) * 2000-06-16 2007-05-08 Micron Technology, Inc. Semiconductor device package and method
JP4565727B2 (ja) * 2000-10-10 2010-10-20 三洋電機株式会社 半導体装置の製造方法
JP4565728B2 (ja) * 2000-10-10 2010-10-20 三洋電機株式会社 中空気密パッケージ型の半導体装置
KR100396551B1 (ko) * 2001-02-03 2003-09-03 삼성전자주식회사 웨이퍼 레벨 허메틱 실링 방법
JP2002368028A (ja) 2001-06-13 2002-12-20 Nec Corp 半導体パッケージ及びその製造方法
JP4813692B2 (ja) * 2001-06-15 2011-11-09 セイコーインスツル株式会社 気密封止icパッケージの製造方法
JP4813693B2 (ja) * 2001-06-18 2011-11-09 セイコーインスツル株式会社 気密封止icパッケージの製造方法
DE10137618A1 (de) * 2001-08-01 2003-02-27 Infineon Technologies Ag Schutzvorrichtung für Baugruppen
DE10137667B4 (de) 2001-08-01 2010-05-20 Qimonda Ag Schutzvorrichtung für Baugruppen mit Abstandhalter
DE10137666A1 (de) * 2001-08-01 2003-02-27 Infineon Technologies Ag Schutzvorrichtung für Baugruppen und Verfahren zu ihrer Herstellung
JP2003204009A (ja) * 2001-11-01 2003-07-18 Sanyo Electric Co Ltd 半導体装置
WO2003054927A2 (en) * 2001-11-07 2003-07-03 The Board Of Trustees Of The University Of Arkansas Structure and process for packaging rf mems and other devices
US6660562B2 (en) * 2001-12-03 2003-12-09 Azimuth Industrial Co., Inc. Method and apparatus for a lead-frame air-cavity package
US7566587B2 (en) * 2001-12-03 2009-07-28 Azimuth Industrial Co., Inc. Method and apparatus for packaging electronic components
US6977187B2 (en) 2002-06-19 2005-12-20 Foster-Miller, Inc. Chip package sealing method
US20040018667A1 (en) * 2002-07-26 2004-01-29 Haren Joshi Method and apparatus for producing a silicon wafer chip package
JP3595323B2 (ja) * 2002-11-22 2004-12-02 沖電気工業株式会社 半導体装置及びその製造方法
JP4173024B2 (ja) * 2003-02-14 2008-10-29 富士通メディアデバイス株式会社 電子部品の製造方法及びそのベース基板
US20050064679A1 (en) * 2003-09-19 2005-03-24 Farnworth Warren M. Consolidatable composite materials, articles of manufacture formed therefrom, and fabrication methods
US20050064683A1 (en) * 2003-09-19 2005-03-24 Farnworth Warren M. Method and apparatus for supporting wafers for die singulation and subsequent handling
US7713841B2 (en) * 2003-09-19 2010-05-11 Micron Technology, Inc. Methods for thinning semiconductor substrates that employ support structures formed on the substrates
DE102004019428A1 (de) * 2004-04-19 2005-08-04 Infineon Technologies Ag Halbleiterbauteil mit einem Hohlraumgehäuse und Verfahren zur Herstellung desselben
US7244665B2 (en) * 2004-04-29 2007-07-17 Micron Technology, Inc. Wafer edge ring structures and methods of formation
US8829661B2 (en) * 2006-03-10 2014-09-09 Freescale Semiconductor, Inc. Warp compensated package and method
US7540378B2 (en) * 2006-04-17 2009-06-02 Thule Organization Solutions, Inc. Case with selectively adjustable storage portion
KR100782293B1 (ko) 2006-05-18 2007-12-05 주식회사 코스텍시스 전자부품용 패키지의 제조방법 및 전자부품용 패키지
US7863761B2 (en) * 2006-08-03 2011-01-04 Stats Chippac Ltd. Integrated circuit package system with molding vents
JP5373262B2 (ja) * 2006-12-06 2013-12-18 株式会社デンソー 半導体基板のキャップ固着方法
US7750451B2 (en) * 2007-02-07 2010-07-06 Stats Chippac Ltd. Multi-chip package system with multiple substrates
US7528420B2 (en) * 2007-05-23 2009-05-05 Visera Technologies Company Limited Image sensing devices and methods for fabricating the same
TWI356478B (en) * 2007-12-21 2012-01-11 Powertech Technology Inc Substrate package structure
JP2012186532A (ja) * 2011-03-03 2012-09-27 Seiko Instruments Inc ウエハ、パッケージの製造方法、及び圧電振動子
JP5791322B2 (ja) * 2011-03-28 2015-10-07 セイコーインスツル株式会社 パッケージの製造方法
US9281301B2 (en) * 2011-05-19 2016-03-08 Osram Opto Semiconductors Gmbh Optoelectronic device and method for producing optoelectronic devices
KR20120138517A (ko) * 2011-06-15 2012-12-26 삼성전자주식회사 칩 고정 장치 및 이를 이용한 칩의 테스트 방법
US9093563B2 (en) 2013-07-11 2015-07-28 International Business Machines Corporation Electronic module assembly with patterned adhesive array
EP2887389A1 (de) * 2013-12-17 2015-06-24 Nxp B.V. Vorläufer einer verpackten elektronischen Komponente
TWI545714B (zh) * 2015-03-06 2016-08-11 矽品精密工業股份有限公司 電子封裝件及其製法
CN106531865B (zh) * 2016-10-24 2019-06-21 东莞市国瓷新材料科技有限公司 一种紫外led封装用的围坝陶瓷基板制备方法
CN106505138B (zh) * 2016-11-30 2019-12-06 广东晶科电子股份有限公司 一种led封装结构及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01134956A (ja) * 1987-11-20 1989-05-26 Hitachi Ltd 半導体装置の組立方法
JPH04148553A (ja) * 1990-10-12 1992-05-21 Murata Mfg Co Ltd チップ型電子部品の製造方法
US5467253A (en) * 1994-06-30 1995-11-14 Motorola, Inc. Semiconductor chip package and method of forming
DE19620940A1 (de) * 1995-11-17 1997-05-22 Werner Prof Dr Buff Elektronisches Bauelement und Verfahren zu seiner Herstellung
US5923958A (en) * 1998-05-28 1999-07-13 Pan Pacific Semiconductor Co., Ltd. Method for semiconductor chip packaging

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5041396A (en) * 1989-07-18 1991-08-20 Vlsi Technology, Inc. Reusable package for holding a semiconductor chip and method for reusing the package
US5821161A (en) * 1997-05-01 1998-10-13 International Business Machines Corporation Cast metal seal for semiconductor substrates and process thereof
US5950070A (en) * 1997-05-15 1999-09-07 Kulicke & Soffa Investments Method of forming a chip scale package, and a tool used in forming the chip scale package
US5949655A (en) * 1997-09-09 1999-09-07 Amkor Technology, Inc. Mounting having an aperture cover with adhesive locking feature for flip chip optical integrated circuit device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01134956A (ja) * 1987-11-20 1989-05-26 Hitachi Ltd 半導体装置の組立方法
JPH04148553A (ja) * 1990-10-12 1992-05-21 Murata Mfg Co Ltd チップ型電子部品の製造方法
US5467253A (en) * 1994-06-30 1995-11-14 Motorola, Inc. Semiconductor chip package and method of forming
DE19620940A1 (de) * 1995-11-17 1997-05-22 Werner Prof Dr Buff Elektronisches Bauelement und Verfahren zu seiner Herstellung
US5923958A (en) * 1998-05-28 1999-07-13 Pan Pacific Semiconductor Co., Ltd. Method for semiconductor chip packaging

Also Published As

Publication number Publication date
TW466717B (en) 2001-12-01
JP2000286354A (ja) 2000-10-13
DE19959938A1 (de) 2000-10-05
US6268236B1 (en) 2001-07-31
US6621161B2 (en) 2003-09-16
JP3408987B2 (ja) 2003-05-19
US20010001740A1 (en) 2001-05-24

Similar Documents

Publication Publication Date Title
DE19959938C2 (de) Herstellungsverfahren einer eine Gehäusestruktur aufweisenden Halbleitervorrichtung
DE69525697T2 (de) Halbleiteranordnung vom Filmträgertyp mit Anschlusshöcher
DE69325749T2 (de) Gestapelte Mehrchip-Module und Verfahren zur Herstellung
DE102009006826B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE69527473T2 (de) Halbleiteranordnung bestehend aus einem Halbleiterchip, der mittels Kontakthöckern auf der Leiterplatte verbunden ist und Montageverfahren
DE69621851T2 (de) Mehrchipanlage und sandwich-typ verfahren zur herstellung durch verwendung von leitern
DE69705222T2 (de) Gitteranordnung und verfahren zu deren herstellung
DE69935628T2 (de) Hybridmodul
DE69621863T2 (de) Halbleiteranordnung in der Grösse eines oder mehrerer Chips
DE60030931T2 (de) Halbleiteranordnung und Herstellungsverfahren dafür
DE69527330T2 (de) Halbleiteranordnung und Herstellungsverfahren
DE69508835T2 (de) Dreidimensionale Verbindung von Gehäusen elektronischer Bausteine wobei gedruckte Schaltungen angewendet werden
DE69518935T2 (de) Halbleiterpackung
DE19640225A1 (de) Halbleiteranordnung und Verfahren zu ihrer Herstellung
DE2554965A1 (de) Elektrische kompaktschaltungsanordnung
DE19941872A1 (de) Elektronikkomponente, wie z.B. ein Akustikoberflächenwellenbauelement, und Verfahren zum Herstellen derselben
DE19628376A1 (de) Integrierte Schaltkreisanordnung und Verfahren zu deren Herstellung
DE4230187A1 (de) Baueinheit mit speicher-ic, sowie verfahren zum herstellen einer solchen baueinheit
DE10222608B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE69322477T2 (de) 3D-Verbindungsverfahren für Gehäuse von elektronischen Bauteilen und resultierendes 3D-Bauteil
DE10045043A1 (de) Halbleiterbauteil und Verfahren zu dessen Herstellung
DE10043127A1 (de) Infrarot-Daten-Kommunikationsmodul und Verfahren zu dessen Herstellung
DE69006252T2 (de) Elektrischer Steckerstift und Verfahren zu seiner Herstellung.
DE19927873C2 (de) Verfahren zum Prüfen von Chip-Scale-Gehäusen für integrierte Schaltungen
DE69004581T2 (de) Plastikumhüllte Hybrid-Halbleiteranordnung.

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8172 Supplementary division/partition in:

Ref document number: 19964316

Country of ref document: DE

Q171 Divided out to:

Ref document number: 19964316

Country of ref document: DE

AH Division in

Ref document number: 19964316

Country of ref document: DE

D2 Grant after examination
8364 No opposition during term of opposition
8320 Willingness to grant licences declared (paragraph 23)
R071 Expiry of right