JP4813693B2 - 気密封止icパッケージの製造方法 - Google Patents

気密封止icパッケージの製造方法 Download PDF

Info

Publication number
JP4813693B2
JP4813693B2 JP2001183031A JP2001183031A JP4813693B2 JP 4813693 B2 JP4813693 B2 JP 4813693B2 JP 2001183031 A JP2001183031 A JP 2001183031A JP 2001183031 A JP2001183031 A JP 2001183031A JP 4813693 B2 JP4813693 B2 JP 4813693B2
Authority
JP
Japan
Prior art keywords
manufacturing
insulating paste
substrate
package
hermetically sealed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001183031A
Other languages
English (en)
Other versions
JP2003007888A5 (ja
JP2003007888A (ja
Inventor
俊 保坂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Priority to JP2001183031A priority Critical patent/JP4813693B2/ja
Publication of JP2003007888A publication Critical patent/JP2003007888A/ja
Publication of JP2003007888A5 publication Critical patent/JP2003007888A5/ja
Application granted granted Critical
Publication of JP4813693B2 publication Critical patent/JP4813693B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は気密封止ICパッケージの製造方法に関する。
【0002】
【従来の技術】
これまでの気密封止ICパッケージは図に示すように、枠47を有する個片の基板41にICチップ45をのせワイヤ46をはり、枠47にあわせるように板状のふた49をのせていた。
【0003】
【発明が解決しようとする課題】
従来の気密封止ICパッケージは、1個1個別別に製造されているため生産性が著しく低く、それゆえ非常に高価なものとなっていた。
【0004】
【課題を解決するための手段】
上記の問題点を解決するために、本発明は複数以上のICチップを載せられる基板を用い、マスクを用いて絶縁ペーストを所望の形状に形成した後、絶縁ペーストのない領域にICチップを搭載しワイヤ配線をはる。次に板状のふたを被せた後で、基板を切断することにより1個1個のICパッケージにする。
【0005】
【発明の実施の形態】
本発明は、ICチップの表面を空気などの気体で取り囲んだ気体封止型のパッケージの製造方法に関するものである。以下にこの発明の実施例を図面に基づいて説明する。
図1は、本発明の製造方法の工程順を示すICパッケージの断面図を示す。
【0006】
図1(a)に示すように、外部電極12と内部電極配線13を有する基板11が用意される。この基板11内には複数以上のたくさんのICチップが搭載され、最終的に個片にされる。従って基板のサイズは大型であり、最終的に1個1個のICパッケージになるような外部電極12も内部電極配線13も繰り返しのパターンとなっている。基板11の材料は、セラミックやガラスエポキシやポリイミドやガラスなどが挙げられる。
【0007】
次に図1(b)に示すように、ICチップ15を内部電極配線13の所望の位置に接着する。尚、ICチップ15の接着する位置には、内部電極配線13はなくて良い場合もある。たとえば、ICチップ15の表面をできるだけ低くする必要がある場合や、ICチップ15を電気的に導通する必要がない場合や、ICチップ15を放熱する必要があまりない場合などである。次にICチップ15の表面の電極と内部電極配線13とをワイヤ16で接続する。このワイヤの材料として、金(Au)、金合金、アルミニウム(Al)、アルミニウム合金、銅(Cu)、銅合金などの金属が使われる。
【0008】
次に図1(c)に示すように、ICチップ15を搭載している領域およびICチップの電極とワイヤで接続する内部配線の領域をICカバーマスク14で被う。このマスク14中が中空になっているためICチップ15およびワイヤ16にダメッジを及ぼさない。またこのマスクは普通メタルマスクであるが、他の材料でも良い。この後で絶縁ペーストを塗布した時にマスクで被われた領域にはペーストが塗布しないように完全なマスクとなることが必要である。ICカバーマスク14の高さは、固化後の高さが後で形成されるワイヤの最高点よりも高くなるように設計されなければならない。
【0009】
次に図1(d)に示すように、絶縁ペースト17を基板全体に塗布する。この時にはマスク14で被われていない領域はもちろんのことマスク14の上にも絶縁ペースト17が塗布されている。絶縁ペーストの材料は、エポキシ樹脂やセラミックやポリイミドなどである。
【0010】
次に図1(e)に示すように、ローラー18でレベル出しを行い、マスクで被われていない領域に充分絶縁ペースト17がゆき渡りかつマスクの上の絶縁ペースト17をはき出す。ここではローラー18を用いた場合を示しているが、はけなどを使うこともできる。
【0011】
はきだされた状態が図1(f)である。マスク14のない領域は絶縁ペースト17が充填されマスク14の領域にはマスク14の上も含め絶縁ペースト17がない。絶縁ペースト17はマスク14の高さと同じ程度の厚みを有する。
【0012】
次に図1(g)に示すように、マスク14を取り外すことにより、絶縁ペースト17のない領域と絶縁ペースト17が壁状に形成されている領域ができる。これを熱処理することにより、絶縁ペースト17はさらに強固になる。この熱処理により絶縁ペースト17は縮小する場合があるが、縮小して高さが低くなってもワイヤの最高点よりも絶縁ペースト17を高くするようにしなければならない。また、この熱処理はマスク14がついている時に行っても良い。この所望のパターンに形成された絶縁ペースト17はICチップ15を搭載している領域およびワイヤ16を接続している領域を取り囲んでいる。
【0013】
次に図1(h)に示すように、板状のふた19を接着する。この場合、絶縁性ペースト17の上に接着材料を付着してからふた19を接着する方法、あるいはふた19の方に絶縁性ペースト17が来る位置に接着材を塗布してからふた19を接着する方法、あるいは絶縁性ペースト17とふた19を熱処理で接着する方法などがある。この板状のふた19として、光を通すことが必要であればガラスや透明プラスチックなどのその光に透明な物質からなる材料にする。光を通す必要がなければ、セラミックやガラスエポキシやポリイミドなどの材料を用いることができる。またテープ状のシートでも用途によって使うこともできる。
【0014】
次に図1(i)に示すように、絶縁ペースト17の中間地点で基板を切断する。この切断の方法として、ダイシング装置を用いて行う方法やワイヤーソーを用いて行う方法やレーザーや高圧水を用いて切断する方法がある。また、ダイシングで行う場合、最初比較的幅の広いブレードを用いて浅く切断しその後幅の狭いブレードで切断することで、切断面にクラックが入ることを防止する方法を用いることもできる。
【0015】
このようにして、図1(j)に示すように、ICチップ15が基板11および絶縁ペースト17およびふた19で完全に被われ、気体で封止されたICパッケージを得る。
さて、ICパッケージの電気特性の測定方法として、従来と同じく1個のパッケージになった後で測定することはもちろん可能である。そのほかに、図1(i)で基板を切断する前に測定することもできる。すなわち、基板の電極に合せてプローブカードを作成しウエハ測定の時と同じ方法で測定できる。従って多数のICパッケージを1回のプロービングで測定することも可能である。
【0016】
図2は、図1(g)の平面図を示す。基板21内に多数のICチップ25が搭載されている。ICチップ25およびワイヤ26は露出している。ICチップ25の間には絶縁性ペースト27が壁状に形成されている。マスクを用いた印刷法を用いているので絶縁ペースト27は精度良くパターニングされている。
図3は、図1(i)の平面図を示す。点線で示す位置で切断される。絶縁ペースト37のほぼ中間位置で切断される。
【0017】
【発明の効果】
以上、説明したように基板内に多数のICパッケージを一挙に作り込み、最後に切断して1個1個のICパッケージにするので、生産性が大幅に向上し製造費も大幅に低減する。また、切断する前に1枚の基板になっている時に電気特性を測定できるので、ウエハプローバーと同様の思想で多数のICの電気特性を一挙に測定できることになり、テストに要する費用を大幅に削減できる。
【図面の簡単な説明】
【図1】本発明のICパッケージの製造方法を示す図である。
【図2】図1(g)の平面図を示す図である。
【図3】図1(i)の平面図を示す図である。
【図4】従来のICパッケージを示す図である。
【符号の説明】
11,21,31,41 半導体基板
12,42 外部電極
13、23、33、43 内部電極配線
15、25、35、45 ICチップ
16、26、36、46 ワイヤ
17,27,37 絶縁ペースト
18 ICカバーマスク
19,49 ふた
47 枠

Claims (10)

  1. 外部電極と内部電極配線とを有する基板に複数のICチップを搭載する工程と、
    前記ICチップの表面の電極と前記内部電極配線をワイヤで接続する工程と、
    前記ICチップを搭載している領域と前記内部電極配線の領域と前記ワイヤとを内部が中空のICカバーマスクを用いて被う工程と、
    前記ICカバーマスクで被われていない領域に印刷法を用い絶縁性ペーストを充填する工程と、
    前記ICカバーマスクを前記基板からはずす工程と、
    前記充填した絶縁ペースト板状のふたを接着する工程と
    平面視にて前記充填した絶縁ペーストの隣り合う前記ICチップ間の中間位置前記板状のふた、前記充填した絶縁ペースト、および前記基板を切断する工程と
    からなることを特徴とする気密封止ICパッケージの製造方法。
  2. 前記充填した絶縁性ペーストを熱処理して固化する工程をさらに有することを特徴とする請求項1記載の気密封止ICパッケージの製造方法。
  3. 前記外部電極と前記内部電極配線とを有する前記基板はガラスエポキシ材料であることを特徴とする請求項1記載の気密封止ICパッケージの製造方法。
  4. 前記外部電極と前記内部電極配線とを有する前記基板はセラミック材料であることを特徴とする請求項1記載の気密封止ICパッケージの製造方法。
  5. 前記板状のふたは、ガラス板であることを特徴とする請求項1記載の気密封止ICパッケージの製造方法。
  6. 前記板状のふたは、セラミック板であることを特徴とする請求項1記載の気密封止ICパッケージの製造方法。
  7. 前記充填した絶縁ペーストの固化後の高さを前記ワイヤの最高点より高くすることを特徴とする請求項2記載の気密封止ICパッケージの製造方法。
  8. 前記板状のふたは、テープ状のシートであることを特徴とする請求項1記載の気密封止ICパッケージの製造方法。
  9. 前記板状のふた、前記充填した絶縁ペースト、および前記基板を切断する工程の前に、基板全体を用いて前記気密封止ICパッケージの電気特性を測定する工程を含むことを特徴とする請求項1記載の気密封止ICパッケージの製造方法。
  10. プローブカード状の治具を用いて電気特性を測定することを特徴とする請求項9記載の気密封止ICパッケージの製造方法。
JP2001183031A 2001-06-18 2001-06-18 気密封止icパッケージの製造方法 Expired - Fee Related JP4813693B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001183031A JP4813693B2 (ja) 2001-06-18 2001-06-18 気密封止icパッケージの製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001183031A JP4813693B2 (ja) 2001-06-18 2001-06-18 気密封止icパッケージの製造方法

Publications (3)

Publication Number Publication Date
JP2003007888A JP2003007888A (ja) 2003-01-10
JP2003007888A5 JP2003007888A5 (ja) 2008-05-08
JP4813693B2 true JP4813693B2 (ja) 2011-11-09

Family

ID=19023036

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001183031A Expired - Fee Related JP4813693B2 (ja) 2001-06-18 2001-06-18 気密封止icパッケージの製造方法

Country Status (1)

Country Link
JP (1) JP4813693B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4385145B2 (ja) * 2004-03-26 2009-12-16 京セラ株式会社 デバイス装置
JP4704819B2 (ja) * 2005-06-30 2011-06-22 京セラキンセキ株式会社 圧電デバイスの製造方法
JP2009295900A (ja) * 2008-06-09 2009-12-17 Nippon Telegr & Teleph Corp <Ntt> 封止構造の製造方法
WO2019193644A1 (ja) * 2018-04-03 2019-10-10 株式会社Fuji 3次元構造物形成方法、および3次元構造物形成装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999026289A1 (en) * 1997-11-18 1999-05-27 T.I.F. Co., Ltd. Semiconductor device and method for manufacturing the same
JP3408987B2 (ja) * 1999-03-30 2003-05-19 三菱電機株式会社 半導体装置の製造方法及び半導体装置

Also Published As

Publication number Publication date
JP2003007888A (ja) 2003-01-10

Similar Documents

Publication Publication Date Title
JP3420057B2 (ja) 樹脂封止型半導体装置
US6689640B1 (en) Chip scale pin array
US7439097B2 (en) Taped lead frames and methods of making and using the same in semiconductor packaging
US7863757B2 (en) Methods and systems for packaging integrated circuits
EP1167281B1 (en) Chip scale surface-mountable packaging method for electronic and MEMS devices
US20030143777A1 (en) Super thin/super thermal ball grid array package
JP4452235B2 (ja) パッケージ構造とその製造方法
US6006427A (en) Chip-on-board printed circuit manufacturing process using aluminum wire bonded to copper pads
JP2002076040A (ja) 半導体装置及びその製造方法
US8030138B1 (en) Methods and systems of packaging integrated circuits
JP2004071961A (ja) 複合モジュール及びその製造方法
JPH08279591A (ja) 半導体装置とその製造方法
JP4813693B2 (ja) 気密封止icパッケージの製造方法
JPH04264758A (ja) 半導体チップキャリア
US9410987B2 (en) Probe card
JP2002373950A (ja) 気密封止icパッケージの製造方法
JP2000183218A (ja) Icパッケージの製造方法
US7579680B2 (en) Packaging system for semiconductor devices
JP4813692B2 (ja) 気密封止icパッケージの製造方法
JP2002373953A (ja) 気密封止icパッケージの製造方法
JP2002373906A (ja) Icパッケージの製造方法
JP2002373954A (ja) 気密封止icパッケージの製造方法
JP2003007738A (ja) Icパッケージの製造方法
JP2002158315A (ja) 半導体装置およびその製造方法
JP2002373951A (ja) 気密封止icパッケージの製造方法

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20040303

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080319

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080324

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20091113

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100906

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100914

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101111

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110823

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110825

R150 Certificate of patent or registration of utility model

Ref document number: 4813693

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140902

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees