JP2003007888A - 気密封止icパッケージの製造方法 - Google Patents
気密封止icパッケージの製造方法Info
- Publication number
- JP2003007888A JP2003007888A JP2001183031A JP2001183031A JP2003007888A JP 2003007888 A JP2003007888 A JP 2003007888A JP 2001183031 A JP2001183031 A JP 2001183031A JP 2001183031 A JP2001183031 A JP 2001183031A JP 2003007888 A JP2003007888 A JP 2003007888A
- Authority
- JP
- Japan
- Prior art keywords
- manufacturing
- chip
- substrate
- package according
- insulating paste
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
費用を低減する製造方法を提供する。 【解決手段】 外部電極と内部電極配線を有する基板に
ICチップを搭載しICチップと基板内の内部電極配線
をワイヤで接続し、ICチップとワイヤの領域に内部が
中空のマスクをかけ、マスクのない領域に絶縁ペースト
を塗布し、印刷法を用いてICチップを搭載しワイヤを
接続する領域以外の領域に絶縁性ペーストを形成する。
熱処理を行い絶縁性ペーストを固化する。ICチップの
まわりを囲んだ絶縁性ペーストの枠の上に板状のふたを
接着する。その後で絶縁性ペーストの中間位置で切断し
1個1個のICパッケージとする。
Description
ージの製造方法に関する。
に示すように、枠47を有する個片の基板41にICチ
ップ45をのせワイヤ46をはり、枠47にあわせるよ
うに板状のふた49をのせていた。
ッケージは、1個1個別別に製造されているため生産性
が著しく低く、それゆえ非常に高価なものとなってい
た。
ために、本発明は複数以上のICチップを載せられる基
板を用い、マスクを用いて絶縁ペーストを所望の形状に
形成した後、絶縁ペーストのない領域にICチップを搭
載しワイヤ配線をはる。次に板状のふたを被せた後で、
基板を切断することにより1個1個のICパッケージに
する。
気などの気体で取り囲んだ気体封止型のパッケージの製
造方法に関するものである。以下にこの発明の実施例を
図面に基づいて説明する。図1は、本発明の製造方法の
工程順を示すICパッケージの断面図を示す。
部電極配線13を有する基板11が用意される。この基
板11内には複数以上のたくさんのICチップが搭載さ
れ、最終的に個片にされる。従って基板のサイズは大型
であり、最終的に1個1個のICパッケージになるよう
な外部電極12も内部電極配線13も繰り返しのパター
ンとなっている。基板11の材料は、セラミックやガラ
スエポキシやポリイミドやガラスなどが挙げられる。
5を内部電極配線13の所望の位置に接着する。尚、I
Cチップ15の接着する位置には、内部電極配線13は
なくて良い場合もある。たとえば、ICチップ15の表
面をできるだけ低くする必要がある場合や、ICチップ
15を電気的に導通する必要がない場合や、ICチップ
15を放熱する必要があまりない場合などである。次に
ICチップ15の表面の電極と内部電極配線13とをワ
イヤ16で接続する。このワイヤの材料として、金(A
u)、金合金、アルミニウム(Al)、アルミニウム合
金、銅(Cu)、銅合金などの金属が使われる。
5を搭載している領域およびICチップの電極とワイヤ
で接続する内部配線の領域をICカバーマスク14で被
う。このマスク14中が中空になっているためICチッ
プ15およびワイヤ16にダメッジを及ぼさない。また
このマスクは普通メタルマスクであるが、他の材料でも
良い。この後で絶縁ペーストを塗布した時にマスクで被
われた領域にはペーストが塗布しないように完全なマス
クとなることが必要である。ICカバーマスク14の高
さは、固化後の高さが後で形成されるワイヤの最高点よ
りも高くなるように設計されなければならない。
17を基板全体に塗布する。この時にはマスク14で被
われていない領域はもちろんのことマスク14の上にも
絶縁ペースト17が塗布されている。絶縁ペーストの材
料は、エポキシ樹脂やセラミックやポリイミドなどであ
る。
でレベル出しを行い、マスクで被われていない領域に充
分絶縁ペースト17がゆき渡りかつマスクの上の絶縁ペ
ースト17をはき出す。ここではローラー18を用いた
場合を示しているが、はけなどを使うこともできる。
ク14のない領域は絶縁ペースト17が充填されマスク
14の領域にはマスク14の上も含め絶縁ペースト17
がない。絶縁ペースト17はマスク14の高さと同じ程
度の厚みを有する。
取り外すことにより、絶縁ペースト17のない領域と絶
縁ペースト17が壁状に形成されている領域ができる。
これを熱処理することにより、絶縁ペースト17はさら
に強固になる。この熱処理により絶縁ペースト17は縮
小する場合があるが、縮小して高さが低くなってもワイ
ヤの最高点よりも絶縁ペースト17を高くするようにし
なければならない。また、この熱処理はマスク14がつ
いている時に行っても良い。この所望のパターンに形成
された絶縁ペースト17はICチップ15を搭載してい
る領域およびワイヤ16を接続している領域を取り囲ん
でいる。
9を接着する。この場合、絶縁性ペースト17の上に接
着材料を付着してからふた19を接着する方法、あるい
はふた19の方に絶縁性ペースト17が来る位置に接着
材を塗布してからふた19を接着する方法、あるいは絶
縁性ペースト17とふた19を熱処理で接着する方法な
どがある。この板状のふた19として、光を通すことが
必要であればガラスや透明プラスチックなどのその光に
透明な物質からなる材料にする。光を通す必要がなけれ
ば、セラミックやガラスエポキシやポリイミドなどの材
料を用いることができる。またテープ状のシートでも用
途によって使うこともできる。
17の中間地点で基板を切断する。この切断の方法とし
て、ダイシング装置を用いて行う方法やワイヤーソーを
用いて行う方法やレーザーや高圧水を用いて切断する方
法がある。また、ダイシングで行う場合、最初比較的幅
の広いブレードを用いて浅く切断しその後幅の狭いブレ
ードで切断することで、切断面にクラックが入ることを
防止する方法を用いることもできる。
ICチップ15が基板11および絶縁ペースト17およ
びふた19で完全に被われ、気体で封止されたICパッ
ケージを得る。さて、ICパッケージの電気特性の測定
方法として、従来と同じく1個のパッケージになった後
で測定することはもちろん可能である。そのほかに、図
1(i)で基板を切断する前に測定することもできる。す
なわち、基板の電極に合せてプローブカードを作成しウ
エハ測定の時と同じ方法で測定できる。従って多数のI
Cパッケージを1回のプロービングで測定することも可
能である。
1内に多数のICチップ25が搭載されている。ICチ
ップ25およびワイヤ26は露出している。ICチップ
25の間には絶縁性ペースト27が壁状に形成されてい
る。マスクを用いた印刷法を用いているので絶縁ペース
ト27は精度良くパターニングされている。図3は、図
1(i)の平面図を示す。点線で示す位置で切断される。
絶縁ペースト37のほぼ中間位置で切断される。
Cパッケージを一挙に作り込み、最後に切断して1個1
個のICパッケージにするので、生産性が大幅に向上し
製造費も大幅に低減する。また、切断する前に1枚の基
板になっている時に電気特性を測定できるので、ウエハ
プローバーと同様の思想で多数のICの電気特性を一挙
に測定できることになり、テストに要する費用を大幅に
削減できる。
ある。
Claims (10)
- 【請求項1】 外部電極と内部電極配線とを有する基板
にICチップを搭載しICチップの電極と基板内の電極
配線の領域をワイヤで接続し、内部が中空のマスクを用
いてICチップとワイヤを被いマスクで被われていない
領域に印刷法を用い絶縁性ペーストを塗布する工程とマ
スクをはずし板状のふたを前記絶縁ペーストに接着する
工程と前記絶縁ペーストの中間地点で切断する工程とか
らなることを特徴とする気密封止ICパッケージの製造
方法 - 【請求項2】 前記マスクで被われた領域以外の絶縁ペ
ーストを熱処理を行い固化する工程を付加することを特
徴とする誠意急行記載のICパッケージの製造方法 - 【請求項3】 前記外部電極と前記内部電極配線とを有
する前記基板はガラスエポキシ材料であることを特徴と
する請求項記載のICパッケージの製造方法 - 【請求項4】 前記外部電極と前記内部電極配線とを有
する前記基板はセラミック材料であることを特徴とする
請求項1記載のICパッケージの製造方法 - 【請求項5】 前記板状のふたは、ガラス板であること
を特徴とする請求項1記載のICパッケージの製造方法 - 【請求項6】 前記板状のふたは、セラミック板である
ことを特徴とする請求項1記載のICパッケージの製造
方法 - 【請求項7】 前記絶縁ペーストの硬化後の厚みはワイ
ヤの最高点より大きいことを特徴とする請求項1記載の
ICパッケージの製造方法 - 【請求項8】 前記板状のふたは、テープ状のシートで
あることを特徴とする請求項1記載のICパッケージの
製造方法 - 【請求項9】 前記基板を切断する前に、前記ICパッ
ケージの電気特性を基板全体を用いて測定する工程を含
むことを特徴とする請求項1記載のICパッケージの製
造方法 - 【請求項10】 プローブカード状の治具を用いて電気
特性を測定することを特徴とする請求項9記載のICパ
ッケージの製造方法
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001183031A JP4813693B2 (ja) | 2001-06-18 | 2001-06-18 | 気密封止icパッケージの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001183031A JP4813693B2 (ja) | 2001-06-18 | 2001-06-18 | 気密封止icパッケージの製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2003007888A true JP2003007888A (ja) | 2003-01-10 |
JP2003007888A5 JP2003007888A5 (ja) | 2008-05-08 |
JP4813693B2 JP4813693B2 (ja) | 2011-11-09 |
Family
ID=19023036
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001183031A Expired - Fee Related JP4813693B2 (ja) | 2001-06-18 | 2001-06-18 | 気密封止icパッケージの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4813693B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005285864A (ja) * | 2004-03-26 | 2005-10-13 | Kyocera Corp | デバイス装置 |
JP2007013573A (ja) * | 2005-06-30 | 2007-01-18 | Kyocera Kinseki Corp | 圧電デバイスの製造方法 |
JP2009295900A (ja) * | 2008-06-09 | 2009-12-17 | Nippon Telegr & Teleph Corp <Ntt> | 封止構造の製造方法 |
WO2019193644A1 (ja) * | 2018-04-03 | 2019-10-10 | 株式会社Fuji | 3次元構造物形成方法、および3次元構造物形成装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999026289A1 (en) * | 1997-11-18 | 1999-05-27 | T.I.F. Co., Ltd. | Semiconductor device and method for manufacturing the same |
JP2000286354A (ja) * | 1999-03-30 | 2000-10-13 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
-
2001
- 2001-06-18 JP JP2001183031A patent/JP4813693B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999026289A1 (en) * | 1997-11-18 | 1999-05-27 | T.I.F. Co., Ltd. | Semiconductor device and method for manufacturing the same |
JP2000286354A (ja) * | 1999-03-30 | 2000-10-13 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005285864A (ja) * | 2004-03-26 | 2005-10-13 | Kyocera Corp | デバイス装置 |
JP2007013573A (ja) * | 2005-06-30 | 2007-01-18 | Kyocera Kinseki Corp | 圧電デバイスの製造方法 |
JP4704819B2 (ja) * | 2005-06-30 | 2011-06-22 | 京セラキンセキ株式会社 | 圧電デバイスの製造方法 |
JP2009295900A (ja) * | 2008-06-09 | 2009-12-17 | Nippon Telegr & Teleph Corp <Ntt> | 封止構造の製造方法 |
WO2019193644A1 (ja) * | 2018-04-03 | 2019-10-10 | 株式会社Fuji | 3次元構造物形成方法、および3次元構造物形成装置 |
JPWO2019193644A1 (ja) * | 2018-04-03 | 2020-12-03 | 株式会社Fuji | 3次元構造物形成方法、および3次元構造物形成装置 |
Also Published As
Publication number | Publication date |
---|---|
JP4813693B2 (ja) | 2011-11-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7863757B2 (en) | Methods and systems for packaging integrated circuits | |
US20030143777A1 (en) | Super thin/super thermal ball grid array package | |
US7888179B2 (en) | Semiconductor device including a semiconductor chip which is mounted spaning a plurality of wiring boards and manufacturing method thereof | |
US20060079027A1 (en) | Semiconductor device and its manufacturing method | |
KR100715749B1 (ko) | 회로 장치의 제조 방법 | |
KR20020075188A (ko) | 회로 장치의 제조 방법 | |
JP2002118192A (ja) | 半導体装置およびその製造方法 | |
JP2004071961A (ja) | 複合モジュール及びその製造方法 | |
JP2002050591A (ja) | 半導体装置の製造方法 | |
US8030138B1 (en) | Methods and systems of packaging integrated circuits | |
JPH08279591A (ja) | 半導体装置とその製造方法 | |
JP2002076246A (ja) | 回路装置の製造方法 | |
JP2003007888A (ja) | 気密封止icパッケージの製造方法 | |
JP2002373950A (ja) | 気密封止icパッケージの製造方法 | |
JPH07235620A (ja) | 半導体装置とその製造方法及びその実装構造と実装方法 | |
JP2002373953A (ja) | 気密封止icパッケージの製造方法 | |
JP2000183218A (ja) | Icパッケージの製造方法 | |
JP4813692B2 (ja) | 気密封止icパッケージの製造方法 | |
JP2002373906A (ja) | Icパッケージの製造方法 | |
JP2002373954A (ja) | 気密封止icパッケージの製造方法 | |
JP2003007738A (ja) | Icパッケージの製造方法 | |
JP3600132B2 (ja) | 回路装置の製造方法 | |
JP2002373951A (ja) | 気密封止icパッケージの製造方法 | |
US7181835B2 (en) | Universal clamping mechanism | |
JP3600130B2 (ja) | 回路装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040303 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080319 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080324 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20091113 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100906 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100914 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101111 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110823 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110825 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4813693 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140902 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |