JP2002076040A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Katsuo Arai
克夫 新井
Kazuo Shimizu
一男 清水
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Abstract

(57)【要約】 【課題】 製造歩留まりの高い半導体装置を提供する。 【解決手段】 半導体装置の製造方法において、一主面
に複数の電極部材が個々に分離して配置された基板を準
備する工程と、前記基板の一主面に半導体チップを配置
し、前記半導体チップの一主面に形成された複数の電極
と前記複数の電極部材とを夫々電気的に接続する工程
と、前記基板の一主面に、前記半導体チップ及び前記複
数の電極部材を封止する樹脂封止体を形成する工程と、
前記基板から前記樹脂封止体と共に前記半導体チップ及
び前記複数の電極部材を分離する工程とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造技術に関し、特に、樹脂封止体の実装面から電極
部材が露出する半導体装置の製造に適用して有効な技術
に関するものである。
【０００２】
【従来の技術】半導体チップを樹脂封止体で封止する半
導体装置においては、種々なパッケージ構造のものが提
案され、製品化されている。例えば、特開平１１−３３
０３４３号公報には、ＱＦＮ（Ｑuad Ｆlatpack Ｎon-
Ｌeaded Ｐackage ）型と呼称される半導体装置が開示
されている。このＱＦＮ型半導体装置は、半導体チップ
の電極と電気的に接続された電極部材（リード）が樹脂
封止体の実装面から露出するパッケージ構造となってい
るため、半導体チップの電極と電気的に接続されたリー
ドが樹脂封止体の側面から突出するパッケージ構造、例
えばＱＦＰ（ＱuadＦlatpack Ｐackage）型と呼称され
る半導体装置と比較して平面サイズの小型化を図ること
ができる。
【０００３】ＱＦＮ型半導体装置は、リードフレームを
用いた組立プロセスによって製造される。例えば、ダイ
パッドに半導体チップを搭載するパッケージ構造の場
合、主に、吊りリードを介してリードフレームのフレー
ム本体（枠体）と一体に形成されたダイパッド（タブと
も言う）に半導体チップを搭載し、その後、半導体チッ
プの電極（ボンディングパッド）と、リードフレームの
フレーム本体と一体に形成された電極部材とをボンディ
ングワイヤで電気的に接続し、その後、半導体チップ、
電極部材、ダイパッド、吊りリード及びボンディングワ
イヤ等を樹脂封止体で封止し、その後、リードフレーム
のフレーム本体から電極部材及び吊りリードを切断分離
することによって製造される。ボンディングワイヤの一
端側は半導体チップの電極に接続され、その他端側は電
極部材の互いに対向する内部接続面（一主面）及び外部
接続面（他の主面）のうちの内部接続面に接続される。
電極部材の外部接続面は、樹脂封止体の互いに対向する
上面（一主面）及び実装面（他の主面）のうちの実装面
から露出される。
【０００４】ＱＦＮ型半導体装置の樹脂封止体は、大量
生産に好適なトランスファ・モールディング法（移送成
形法）によって形成される。トランスファ・モールディ
ング法による樹脂封止体の形成は、成形金型の上型と下
型とで形成されるキャビティ（樹脂封止体形成部）の内
部に半導体チップ、電極部材、ダイパッド、吊りリード
及びボンディングワイヤ等が位置するように、成形金型
の上型と下型との間にリードフレームを位置決めし、そ
の後、成形金型のキャビティの内部に樹脂を加圧注入す
ることによって行われる。
【０００５】ところで、樹脂封止体の実装面から電極部
材の外部接続面が露出するパッケージ構造は、成形金型
の下型に電極部材が接するようにリードフレームを成形
金型に位置決めし、その後、成形金型のキャビティの内
部に樹脂を加圧注入することによって得られるが、この
場合、キャビティの内部における下型と電極部材との密
着性が低いため、下型と電極部材との間に樹脂が入り込
み易く、電極部材の実装面が薄膜状の不要樹脂体（レジ
ンバリ）によって覆われてしまうといった不具合が発生
し易い。
【０００６】そこで、ＱＦＮ型半導体装置の製造におい
ては、一般的に、成形金型の下型とリードフレームとの
間に樹脂シート（樹脂フィルム）を介在し、この樹脂シ
ートに電極部材が接するようにリードフレームを成形金
型に位置決めし、その後、成形金型のキャビティの内部
に樹脂を加圧注入する技術（以下、シートモールド技術
と呼ぶ）が採用されている。このシートモールド技術の
場合、キャビティの内部における樹脂シートと電極部材
との密着性が高いため、電極部材の実装面がレジンバリ
によって覆われてしまうといった不具合の発生を抑制す
ることができる。シートモールド技術については、例え
ば特開平１１−２７４１９５号公報に開示されている。
【０００７】
【発明が解決しようとする課題】しかしながら、本発明
者等は、ＱＦＮ型半導体装置の製造について検討した結
果、以下の問題点を見出した。図２３乃至図２５は、従
来のＱＦＮ型半導体装置の製造において、樹脂封止体形
成工程（封止工程）を説明するための模式的断面図であ
り、図２６乃至図２８は、従来のＱＦＮ型半導体装置の
製造において、封止工程後の切断工程を説明するための
模式的断面図である。なお、図２３及び図２６は電極部
材の部分で切断した断面図であり、図２４及び図２７は
電極部材の間の部分で切断した断面図であり、図２５及
び図２８は電極部材の配列方向に沿う断面図である。図
２３乃至図２８において、４０は成形金型、４０Ａは上
型、４０Ｂは下型、４１はキャビティ、４２はフレーム
本体、４３は電極部材、４４はダイパッド（タブとも言
う）、４５は半導体チップ、４６はボンディングワイ
ヤ、４７は樹脂封止体、４８はダム内レジン、４９は樹
脂シート、５０は切断金型、５１はパンチガイド、５２
はカットパンチ、５３は受け台、５４は隙間である。
【０００８】シートモールド技術による樹脂封止体４７
の形成は、図２３に示すように、成形金型４０の下型４
０Ｂとリードフレームとの間に樹脂シート４９を介在
し、この樹脂シート４９に電極部材４３が接するように
リードフレームを成形金型４０に位置決めし、その後、
成形金型４０のキャビティ４１の内部に樹脂を加圧注入
することによって行われる。この樹脂封止体形成工程に
おいて、リードフレームは、フレーム本体４２及びこの
フレーム本体４２に連結された電極部材４３の連結部分
並びに樹脂シート４９を上型４０Ａのクランプ面と下型
４０Ｂのクランプ面とで下上方向から押えることによっ
て成形金型４０に固定されるため、樹脂シート４９の型
締部分（フレーム本体４２及び電極部材４３と対向する
部分）が型締力によって押し潰され、この樹脂シート４
９の型締部分の厚さが樹脂シート４９の電極間部分（電
極部材４３間における部分）の厚さよりも薄くなる。こ
のような状態でキャビティ４１の内部に樹脂が加圧注入
されるため、図２４及び図２５に示すように、キャビテ
ィ４１の外部における電極部材４３の間（上型４０Ａの
クランプ面と下型４０Ｂのクランプ面との間）におい
て、樹脂封止体４７の側面からフレーム本体４２に向か
って突出する不要樹脂体（ダム内レジン４８）の厚さが
電極部材４３の厚さよりも薄くなる。
【０００９】一方、リードフレームを用いた製造プロセ
スでは、樹脂封止体を形成した後に、リードフレームの
フレーム本体から電極部材及び吊りリード等を切断分離
する切断工程が施される。シートモールド技術の場合、
リードフレームを成形金型から取り出し、その後、リー
ドフレームに貼り付いた樹脂シートを剥がした後に切断
工程が施される。電極部材４３の切断分離は、図２６に
示すように、樹脂封止体４７の側面から外部に導出され
た電極部材４３の導出部の根本部分並びにフレーム本体
４２に連結された連結部分を切断金型５０のパンチガイ
ド５１と受け台５３とで上下方向から押えた後、パンチ
ガイド５１側から受け台５３側に向かって降下するカッ
トパンチ５２と受け台５３による剪断動作によって行わ
れる。この時、ダム内レジン４８も電極部材４３の切断
と共に切断されるが、ダム内レジン４８の厚さは前述の
樹脂シート４９の押し潰れに起因して電極部材４３の厚
さよりも薄くなっているため、図２７及び図２８に示す
ように、ダム内レジン４８と受け台５３との間に隙間５
４が発生する。このような隙間５４が発生した状態で電
極部材４３の切断を行った場合、ダム内レジン４８を受
け台５３で受けることができないため、樹脂封止体４７
と連結されたダム内レジン４８の根本部分に曲げ応力が
作用し、ダム内レジン４８の根本部分から樹脂封止体４
７に亘って亀裂が生じたり、樹脂封止体４７に欠け等の
不良が生じ易くなる。このような不具合は半導体装置の
製造歩留まりを低下させる要因となるため、新たな製造
技術が必要である。
【００１０】また、ダム内レジン４８を受け台５３で受
けることができないため、ダム内レジン４８の打ち抜き
カスが樹脂封止体４７から完全に分離させずに垂れ下が
った状態で残存するといった切断不良が生じ易くなる。
このような切断不良が生じた場合、リードフレームを切
断金型５０から取り除く時、ダム内レジン４８の打ち抜
きカスが切断金型５０の受け台５３に落下し、次のリー
ドフレームを切断金型５０に装着する時に落下した打ち
抜きカスによって樹脂封止体４７が損傷するといった不
具合の要因となるため、半導体装置の製造歩留まりが低
下する。
【００１１】本発明の目的は、製造歩留まりの高い半導
体装置を提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。 （１）半導体装置の製造方法において、一主面に複数の
電極部材が個々に分離して配置された基板を準備する工
程と、前記基板の一主面に半導体チップを配置し、前記
半導体チップの一主面に形成された複数の電極と前記複
数の電極部材とを夫々電気的に接続する工程と、前記基
板の一主面に、前記半導体チップ及び前記複数の電極部
材を封止する樹脂封止体を形成する工程と、前記基板か
ら前記樹脂封止体と共に前記半導体チップ及び前記複数
の電極部材を分離する工程とを備える。 （２）半導体装置の製造において、一主面に挟持領域及
びこの挟持領域で周囲を囲まれた樹脂封止体形成領域を
有し、前記樹脂封止体形成領域に複数の電極部材が個々
に分離して配置された基板を準備する工程と、前記基板
の一主面の樹脂封止体形成領域に半導体チップを配置
し、前記半導体チップの一主面に形成された複数の電極
と前記複数の電極部材とを夫々電気的に接続する工程
と、前記基板の一主面の挟持領域を上下方向から成形金
型の上型と下型とで挟み込み、前記成形金型の上型及び
下型で形成されるキャビティの内部に、前記基板の一主
面の樹脂封止体形成領域、前記半導体チップ及び前記複
数の電極部材を配置した状態で、前記キャビティの内部
に樹脂を加圧注入して樹脂封止体を形成する工程と、前
記基板から前記樹脂封止体と共に前記半導体チップ及び
前記複数の電極部材を分離する工程とを備える。 （３）半導体装置の製造方法において、一主面の樹脂封
止体形成領域に個々に分離して配置された複数の電極部
材と、前記複数の電極部材が配置された領域を除いて前
記一主面を覆い、かつ前記電極部材の厚さよりも薄い厚
さで形成された樹脂層とを有する基板を準備する工程
と、前記基板の一主面の樹脂封止体形成領域と対向する
前記樹脂層の領域に半導体チップを配置し、前記半導体
チップの一主面に形成された複数の電極と前記複数の電
極部材とを夫々電気的に接続する工程と、前記基板の一
主面の樹脂封止体形成領域と対向する前記樹脂層の領域
に、前記半導体チップ及び前記複数の電極部材を封止す
る樹脂封止体を形成する工程と、前記基板から前記樹脂
封止体と共に前記樹脂層、前記半導体チップ及び前記複
数の電極部材を分離し、その後、前記樹脂層を除去する
工程とを備える。
【００１４】上述した手段によれば、一主面に複数の電
極部材が個々に分離して配置された基板を用いて製造す
るため、樹脂封止体を形成した後に従来必要であった切
断工程（リードフレームのフレーム本体から電極部材を
切断分離するための工程）が不要となる。従って、樹脂
シートの押し潰れに起因して従来の切断工程時に発生す
る不具合（ダム内レジンの根本部分から樹脂封止体に亘
って生じる亀裂、樹脂封止体に生じる欠け、落下した打
ち抜きカスによって樹脂封止体に生じる損傷等）を実質
的に排除できるので、半導体装置の製造歩留まりを高め
ることができる。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
【００１６】（実施形態１）本実施形態では、ＱＦＮ型
の半導体装置に本発明を適用した例について説明する。
図１及び図２は本発明の実施形態１である半導体装置の
概略構成を示す模式的平面図及び模式的底面図、図３は
図１の半導体装置の概略構成を示す図（（Ａ）は樹脂封
止体の上部を除去した状態の模式的平面図，（Ｂ）は
（Ａ）のａ−ａ線に沿う模式的断面図）である。
【００１７】図１乃至図３に示すように、半導体装置１
は、複数の電極部材４、半導体チップ１０、接続手段で
ある複数のボンディングワイヤ１１及び樹脂封止体１２
等を有する構成となっている。複数の電極部材４、半導
体チップ１０及び複数のボンディングワイヤ１１は、樹
脂封止体１２によって封止されている。
【００１８】半導体チップ１０の平面形状は方形状で形
成され、本実施形態においては例えば２［ｍｍ］×２
［ｍｍ］の正方形で形成されている。半導体チップ１０
は、例えば、単結晶シリコンからなる半導体基板と、こ
の半導体基板の回路形成面上において絶縁層、配線層の
夫々を複数段積み重ねた多層配線層と、この多層配線層
を覆うようにして形成された表面保護膜とを有する構成
となっている。
【００１９】半導体チップ１０には、集積回路として例
えば制御回路が内蔵されている。この制御回路は、主
に、半導体基板の回路形成面に形成されたトランジスタ
素子及び配線層に形成された配線によって構成されてい
る。
【００２０】半導体チップ１０の互いに対向する回路形
成面（一主面）１０Ｘ及び裏面（他の主面）１０Ｙのう
ちの回路形成面１０Ｘには、半導体チップ１０の外周囲
の各辺に沿って複数の電極（ボンディングパッド）１０
Ａが形成されている。この複数の電極１０Ａの夫々は、
半導体チップ１０の多層配線層のうちの最上層の配線層
に形成され、制御回路を構成するトランジスタ素子と電
気的に接続されている。複数の電極１０Ａの夫々は、例
えば、アルミニウム（Ａｌ）膜又はアルミニウム合金膜
等の金属膜で形成されている。
【００２１】樹脂封止体１２の平面形状は方形状で形成
され、本実施形態においては例えば４［ｍｍ］×４［ｍ
ｍ］の正方形で形成されている。樹脂封止体１２は、低
応力化を図る目的として、例えば、フェノール系硬化
剤、シリコーンゴム及びフィラー等が添加されたエポキ
シ系の熱硬化性絶縁樹脂で形成されている。本実施形態
の樹脂封止体１２は、例えば大量生産に好適なトランス
ファ・モールディング法によって形成されている。トラ
ンスファ・モールディング法は、ポット、ランナー、流
入ゲート及びキャビティ等を備えた成形金型を使用し、
ポットからランナー及び流入ゲートを通してキャビティ
の内部に熱硬化性絶縁樹脂を加圧注入して樹脂封止体を
形成する方法である。
【００２２】複数の電極部材４の夫々は、半導体チップ
１０の外周囲の外側に配置され、樹脂封止体１２の外周
囲の各辺に沿って配列されている。複数の電極部材４の
夫々は個々に分離され、これらの平面形状は例えば長方
形で形成されている。
【００２３】複数の電極部材４の夫々は、半導体チップ
１０の回路形成面１０Ｘに形成された複数の電極１０Ａ
の夫々にボンディングワイヤ１１を介して電気的に接続
されている。ボンディングワイヤ１１は、一端側が半導
体チップ１０の電極１０Ａに接続され、他端側が電極部
材４の互いに対向する内部接続面（一主面）４Ｘ及び外
部接続面（他の主面）４Ｙのうちの内部接続面４Ｘに接
続されている。ボンディングワイヤ１１としては、例え
ば金（Ａｕ）ワイヤを用いている。ボンディングワイヤ
１１の接続方法としては、例えば、熱圧着に超音波振動
を併用したボールボンディング（ネイルヘッドボンディ
ング）法を用いている。
【００２４】半導体チップ１０の裏面１０Ｙは、樹脂封
止体１２の互いに対向する上面（一主面）１２Ｘ及び実
装面（他の主面）１２Ｙのうちの実装面１２Ｙから露出
している。このような構成にすることにより、半導体チ
ップ１０の熱を樹脂封止体１２の外部に放出する放熱効
果が向上するので、熱に対する信頼性の向上を図ること
ができる。
【００２５】複数の電極部材４の夫々の外部接続面４Ｙ
は、樹脂封止体１２の実装面１２Ｙから露出している。
また、複数の電極部材４の夫々は、樹脂封止体１２の側
面１２Ｚから離間されている。このように、外部接続面
４Ｙが樹脂封止体１２の実装面１２Ｙから露出する電極
部材４を樹脂封止体１２の側面１２Ｚから離間して配置
することにより、樹脂封止体の側面から電極部材の一部
が露出する場合と比較して、樹脂封止体１２の樹脂と電
極部材４との接触面積が増加するので、樹脂封止体１２
に対する電極部材４の固定強度を高めることができる。
【００２６】樹脂封止体１２の上面１２Ｘにおいて、四
つの角部のうちの一つの角部には、実装基板に半導体装
置を実装する時の目印となるインデックス１２Ａが形成
されている。
【００２７】なお、本実施形態において、電極部材４の
外部接続面４Ｙは、樹脂封止体１２の実装面１２Ｙとほ
ぼ同じ平面内に位置している。また、半導体チップ１０
及び電極部材４は、例えば０．２［ｍｍ］程度の厚さで
形成されている。また、電極部材４の平面形状は、例え
ば０．２［ｍｍ］×０．６［ｍｍ］程度の長方形で形成
されている。
【００２８】次に、半導体装置１の製造に用いられるフ
レーム構造体について、図４及び図５を用いて説明す
る。図４はフレーム構造体の模式的平面図であり、図５
は図４のｂ−ｂ線に沿う模式的断面図である。
【００２９】図４及び図５に示すように、フレーム構造
体ＦＳは、これに限定されないが、例えばフレーム本体
（枠体）６で規定された領域を一方向に複数配列した多
連フレーム構造となっている。フレーム本体６で規定さ
れた各領域内には基板２が配置されている。基板２は、
互いに対向する一主面及び他の主面のうちの一主面側に
樹脂封止体を形成するための樹脂封止体形成領域２Ａ
と、トランスファ・モールディング法に基づいて樹脂封
止体を形成する時に成形金型の上型と下型とで挟持され
る挟持領域（樹脂封止体形成領域を除く他の部分）とを
有している。本実施形態において、樹脂封止体形成領域
２Ａは一つ設けられ、挟持領域は樹脂封止体形成領域２
Ａの周囲を囲むようにして設けられている。
【００３０】樹脂封止体形成領域２Ａの中央部には、半
導体チップを搭載するためのチップ搭載領域が設けられ
ている。樹脂封止体形成領域２Ａの中央部を囲む周辺部
には、個々に分離された複数の電極部材４がチップ搭載
領域の周囲を囲むようにして配置されている。複数の電
極部材４の夫々は、樹脂封止体形成領域２Ａの内部にそ
の周縁（最外周囲）から離間して配置されている。
【００３１】基板２の平面形状は例えば方形状で形成さ
れ、その周縁部がフレーム本体６に接着固定され支持さ
れている。基板２としては、例えば一主面（電極部材４
が配置される面）に粘着層３を有する可撓性樹脂フィル
ムを用いている。粘着層３は、電極部材４及び半導体チ
ップを基板２に保持する目的で設けられている。即ち、
本実施形態の複数の電極部材４は、粘着層３によって基
板２の一主面の樹脂封止体形成領域２Ａに固定されてい
る。
【００３２】電極部材４としては、これに限定されない
が、例えば、鉄（Ｆｅ）−ニッケル（Ｎｉ）系の合金
材、又は銅（Ｃｕ）、若しくは銅系の合金材からなる金
属板に打ち抜き加工を施して個別に形成された電極部材
（金属片）を用いている。基板２への電極部材４の配置
は、これに限定されないが、例えば、個々に分離された
複数の電極部材（金属片）を吸引治具に整列させ、その
後、基板２の一主面の樹脂封止体形成領域２Ａに複数の
電極部材を吸引治具によって搬送し、その後、樹脂封止
体形成領域２Ａに複数の電極部材を吸引治具によって圧
着することによって行われる。なお、金属板から電極部
材４を打ち抜きながら、打ち抜いた電極部材４を自動的
に基板２に配置する方法を用いてもよい。
【００３３】フレーム本体６としては、これに限定され
ないが、例えば、Ｆｅ−Ｎｉ系の合金材、又はＣｕ、若
しくはＣｕ銅系の合金材からなる金属板に打ち抜き加工
を施して形成されたものを用いている。
【００３４】フレーム本体６の互いに対向する二つの長
辺部分（長手方向における部分）には、半導体装置の製
造工程において、フレーム構造体ＦＳを移動操作するた
めに使用される丸穴（標準パイロットホール）６Ａが設
けられている。また、フレーム本体６の二つの長辺部分
には、半導体装置の製造工程において、フレーム構造体
ＦＳを位置決めするために使用される長穴（パイロート
ホール）６Ｂが設けられている。
【００３５】なお、本実施形態では、電極部材４は粘着
層３によって基板２に固定されている。また、後で詳細
に説明するが、半導体装置の製造工程において半導体チ
ップは粘着層３によって基板２に固定される。一方、樹
脂封止体は、基板２の樹脂封止体形成領域２Ａに形成さ
れた後、半導体チップ及び電極部材４と共に基板２から
分離される。従って、粘着層３としては、基板２から樹
脂封止体を分離する前の段階において、半導体チップ、
電極部材４、及び樹脂封止体が基板２から容易に剥がれ
ない程度の粘着力を有し、基板２から樹脂封止体を分離
する工程において、半導体チップ、電極部材４、及び樹
脂封止体が基板から容易に剥がれる程度の粘着力を有す
ることが望ましい。本実施形態においては、例えば、紫
外線の照射によって粘着力が低下する材質のものを粘着
層３として用いている。
【００３６】また、本実施形態では、樹脂封止体１２は
トランスファ・モールディング法によって形成される。
従って、基板２としては樹脂封止体形成時の温度に耐え
る耐熱性の撓性樹脂フィルムを用いる。
【００３７】次に、半導体装置１の製造について、図６
乃至図８を用いて説明する。図６乃至図８は半導体装置
１の製造を説明するための模式的断面図である。
【００３８】まず、図４及び図５に示すフレーム構造体
ＦＳを準備する。フレーム構造体ＦＳは、フレーム本体
６で規定された領域内に基板２を有する構成となってい
る。基板２は一主面に樹脂封止体形成領域２Ａを有し、
樹脂封止体形成領域２Ａの中央部にはチップ搭載領域が
設けられ、樹脂封止体形成領域２Ａの中央部を囲む周辺
部には個々に分離して配置された複数の電極部材４が設
けられている。
【００３９】次に、フレーム構造体ＦＳをチップボンデ
ィング装置に搬送し、基板２の一主面の樹脂封止体形成
領域２Ａのチップ搭載領域に半導体チップ１０を搭載す
る。半導体チップ１０は、その裏面１０Ｙが基板２と対
向する状態で搭載され、粘着層３によって基板２に固定
される。
【００４０】次に、チップボンディング装置からワイヤ
ボンディング装置にフレーム構造体ＦＳを搬送し、半導
体チップ１０の複数の電極１０Ａと複数の電極部材４と
を複数のボンディングワイヤ１１で夫々電気的に接続す
る。ボンディングワイヤ１１は、一端側が半導体チップ
１０の電極１０Ａに接続され、他端側が電極部材４の内
部接続面４Ｘに接続される。ここまでの工程を図６に示
す。
【００４１】次に、ワイヤボンディング装置からトラン
スファ・モールディング装置にフレーム構造体ＦＳを搬
送し、図７に示すように、成形金型１５の上型１５Ａと
下型１５Ｂとの間にフレーム構造体ＦＳを位置決めす
る。この時、上型１５Ａ及び下型１５Ｂによって形成さ
れるキャビティ１６の内部には、基板２の樹脂封止体形
成領域２Ａ、複数の電極部材４、半導体チップ１０及び
複数のボンディングワイヤ１１等が配置される。また、
基板２は、その樹脂封止体形成領域２Ａの周囲を囲む挟
持領域を上型１５Ａのクランプ面と下型１５Ｂのクラン
プ面とで上下方向から押える（挟み込む）ことによって
成形金型１５に固定される。また、フレーム本体６も上
型１５Ａのクランプ面と下型１５Ｂのクランプ面とで上
下方向から押えられることによって成形金型１５に固定
される。
【００４２】この工程において、本実施形態の基板２は
可撓性樹脂フィルムで形成されているので、上型１５Ａ
と下型１５Ｂとの型締力（挟持力）によって基板２の挟
持領域の部分が弾性変形し、基板２の一主面側（樹脂封
止体が形成される面側）が上型１５Ａのクランプ面に隙
間を生じることなく確実に密着される。
【００４３】次に、このままの状態で、成形金型１５の
ポットからランナー及び流入ゲートを通してキャビティ
１６の内部における基板２の一主面側に熱硬化性の溶融
樹脂を加圧注入して、基板２の一主面の樹脂封止体形成
領域２Ａに樹脂封止体１２を形成する。複数の電極部材
４、半導体チップ１０及び複数のボンディングワイヤ１
１等は樹脂封止体１２によって封止される。
【００４４】この工程において、電極部材４及び半導体
チップ１０は粘着層３によって基板２に固定されている
ので、電極部材４の外部接続面４Ｙ及び半導体チップ１
０の裏面１０Ｙがレジンバリによって覆われてしまうと
いった不具合の発生を抑制することができる。
【００４５】また、この工程において、樹脂封止体１２
は、複数の電極部材４を成形金型１５で挟持することな
く成形されるので、樹脂封止体１２の外部に形成される
ダム内レジンを廃止することができる。
【００４６】次に、成形金型１５からフレーム構造体Ｆ
Ｓを取り出す。本実施形態の半導体装置１は、一主面に
複数の電極部材４が個々に分離して配置された基板２を
用いる製造プロセスによって製造されるため、樹脂封止
体１２を形成した後に従来必要であった切断工程（リー
ドフレームのフレーム本体から電極部材を切断分離する
ための工程）が不要となる。従って、樹脂封止体１２を
形成することにより、本実施形態の半導体装置１はほぼ
完成する。
【００４７】この後、基板２から樹脂封止体１２と共に
半導体チップ１０及び複数の電極部材４を分離し、収納
トレイに半導体装置１を収納する。基板２からの分離
は、紫外線を照射して粘着層３の粘着力を低下させた
後、図８に示すように、ピックアップ装置の吸着コレッ
ト１７で行う。
【００４８】収納トレイに収納された半導体装置１は、
製品完成後の環境試験である温度サイクル試験、選別試
験、マーキング工程等が施され、その後、製品として出
荷される。製品として出荷された半導体装置１は、例え
ば、携帯電話、携帯型情報処理端末機器、携帯型パーソ
ナル・コンピュータ等の小型電子機器に組み込まれる実
装基板に実装される。
【００４９】本実施形態１によれば、半導体チップ１０
の裏面１０Ｙは、樹脂封止体１２の実装面１２Ｙから露
出しているため、半導体チップ１０の熱を樹脂封止体１
２の外部に放出する放熱効果が向上する。従って、熱に
対する信頼性の高いＱＦＮ型半導体装置１を提供するこ
とができる。
【００５０】本実施形態１によれば、外部接続面４Ｙが
樹脂封止体１２の実装面１２Ｙから露出する電極部材４
を樹脂封止体１２の側面１２Ｚから離間して配置してい
るため、樹脂封止体の側面から電極部材の一部が露出す
る場合と比較して、樹脂封止体１２の樹脂と電極部材４
との接触面積が増加し、樹脂封止体１２に対する電極部
材４の固定強度が高くなる。従って、実装基板に半導体
装置を実装した後に樹脂封止体１２から電極部材４が剥
がれるといった不良を抑制できるので、実装に対する信
頼性の高いＱＦＮ型半導体装置１を提供することができ
る。
【００５１】本実施形態１によれば、一主面に複数の電
極部材４が個々に分離して配置された基板２を用いる製
造プロセスによって製造されるため、樹脂封止体を形成
した後に従来必要であった切断工程（リードフレームの
フレーム本体から電極部材を切断分離するための工程）
が不要となる。従って、樹脂シートの押し潰れに起因し
て従来の切断工程時に発生する不具合（ダム内レジンの
根本部分から樹脂封止体に亘って生じる亀裂、樹脂封止
体に生じる欠け、落下した打ち抜きカスによって樹脂封
止体に生じる損傷等）を実質的に排除できるので、製造
歩留まりの高いＱＦＮ型半導体装置１を提供することが
できる。
【００５２】本実施形態１によれば、可撓性樹脂フィル
ムからなる基板２を用いているため、上型１５Ａと下型
１５Ｂとの型締力（挟持力）によって基板２の挟持領域
の部分が弾性変形し、基板２の一主面側（樹脂封止体が
形成される面側）が上型１５Ａのクランプ面に隙間を生
じることなく確実に密着される。従って、キャビティ１
６から外部に樹脂が漏洩するといった不具合を抑制する
ことができるので、製造歩留まりの高いＱＦＮ型半導体
装置１を提供することができる。
【００５３】本実施形態１によれば、一主面に粘着層３
を有する可撓性樹脂フィルムからなる基板２を用いてい
るため、電極部材４及び半導体チップ１０は粘着層３に
よって基板２に固定される。従って、電極部材４の外部
接続面４Ｙ及び半導体チップ１０の裏面１０Ｙがレジン
バリによって覆われてしまうといった不具合の発生を抑
制することができるので、製造歩留まりの高いＱＦＮ型
半導体装置１を提供することができる。
【００５４】本実施形態１によれば、紫外線の照射によ
って粘着力が低下する材質のものを粘着層３として用い
ているため、樹脂封止体１２を形成した後、粘着層３に
紫外線を照射することにより、基板２から樹脂封止体１
２と共に半導体チップ１０及び複数の電極部材４を容易
に分離することができる。
【００５５】本実施形態１によれば、樹脂封止体形成時
の温度に耐える耐熱性の撓性樹脂フィルムからなる基板
２を用いているため、樹脂封止体形成時おいて基板２に
変形（反り、しわ）等の不具合が生じない。従って、樹
脂封止体１２の実装面１２Ｙにおける平坦度の低下を抑
制することができるので、製造歩留まりの高いＱＦＮ型
半導体装置１を提供することができる。
【００５６】本実施形態１によれば、フレーム本体６に
基板２が支持されたフレーム構造体ＦＳを用いているた
め、半導体装置１の製造プロセスにおける基板２の搬送
性及びバンドリング性が向上する。従って、生産性の高
いＱＦＮ型半導体装置１を提供することができる。
【００５７】なお、本実施形態では、基板２から樹脂封
止体１２と共に半導体チップ１０及び複数の電極部材４
を分離し、その後、半導体装置１を収納トレイに収納す
る例について説明したが、基板２からの分離は実装基板
に半導体装置１を実装する工程の直前に行ってもよい。
【００５８】また、本実施形態では、紫外線の照射によ
って粘着力が低下する材質のものを粘着層３として用い
た例について説明したが、粘着層３としては、基板２か
ら樹脂封止体１２を分離する前の段階において、半導体
チップ１０、電極部材４、及び樹脂封止体１２が基板２
から容易に剥がれない程度の粘着力を有し、基板２から
樹脂封止体１２を分離する工程において、半導体チップ
１０、電極部材４、及び樹脂封止体１２が基板から容易
に剥がれる程度の粘着力を有するものであれば他のもの
であってもよい。
【００５９】また、本実施形態では、トランスファ・モ
ールディング法によって樹脂封止体１２を形成する例に
ついて説明したが、樹脂封止体１２の形成はポッティン
グ法又は成型を使わない印刷法で行ってもよい。
【００６０】また、本実施形態では、フレーム構造体Ｆ
Ｓを用いた例について説明したが、図９（模式的平面
図）に示すように、可撓性フィルムの一主面に複数の樹
脂封止体形成領域２Ａが長手方向に向って繰り返し配置
されたキャリアテープ３０を基板として用いてもよい。
図９において、３１はスプロケットホールである。
【００６１】（実施形態２）図１０は本発明の実施形態
２である半導体装置の概略構成を示す模式的断面図であ
る。図１０に示すように、本実施形態２の半導体装置２
０は、前述の実施形態１と基本的に同様の構成になって
おり、以下の構成が異なっている。
【００６２】即ち、前述の実施形態１の樹脂封止体１２
は、上面１２Ｘの面積が実装面１２Ｙの面積よりも小さ
くなっており、側面１２Ｚが上面１２Ｘ及び実装面１２
Ｙに対して傾斜している。これに対して、本実施形態２
の樹脂封止体１２は、上面１２Ｘ及び実装面１２Ｙの面
積がほぼ同一となっており、側面１２Ｚが上面１２Ｘ及
び実装面１２Ｙに対してほぼ垂直になっている。以下、
本実施形態２の半導体装置の製造について、図１１乃至
図１４を用いて説明する。
【００６３】図１１は、本実施形態２の半導体装置の製
造に用いられる基板の概略構成を示す図（（Ａ）は模式
的平面図，（Ｂ）は（Ａ）のｃ−ｃ線に沿う模式的断面
図）であり、図１２は、本実施形態２の半導体装置の製
造を説明するための模式的平面図であり、図１３は、本
実施形態２の半導体装置の製造を説明するための図
（（Ａ）は模式的平面図，（Ｂ）は（Ａ）のｄ−ｄ線に
沿う模式的断面図）であり、図１４は、本実施形態２の
半導体装置の製造を説明するための図（（Ａ）は模式的
平面図，（Ｂ）は（Ａ）のｅ−ｅ線に沿う模式的断面
図）である。
【００６４】まず、図１１に示す基板２を準備する。本
実施形態の基板２は、一主面側に、複数の樹脂封止体形
成領域２Ａと、樹脂封止体形成時に成形金型によって挟
持される挟持領域とを有している。本実施形態において
樹脂封止体形成領域２Ａは、これに限定されないが、例
えば四つ設けられている。各樹脂封止体形成領域２Ａに
は、前述の実施形態１と同様に、個々に分離された複数
の電極部材４がチップ搭載領域を囲むようにして配置さ
れている。基板２としては、前述の実施形態１と同様
に、一主面に粘着層（図示せず）を有する可撓性樹脂フ
ィルムを用いている。各樹脂封止体形成領域２Ａに配置
された複数の電極部材４は、基板２の一主面に形成され
た粘着層によって基板２に固定されている。
【００６５】なお、本実施形態では、各樹脂封止体形成
領域２Ａに配置された半導体チップ及び複数の電極部材
４を一括して封止する第１の樹脂封止体を形成し、その
後、第１の樹脂封止体を各樹脂封止体形成領域２Ａ毎に
分割して第２の樹脂封止体を形成するため、四つの樹脂
封止体形成領域２Ａは、第１の樹脂封止体が形成される
樹脂封止体形成領域２１Ａの内部に配置されている。
【００６６】次に、チップボンディング装置に基板２を
搬送し、基板２の一主面の各樹脂封止体形成領域２Ａの
チップ搭載領域に夫々半導体チップ１０を搭載する。各
半導体チップ１０は、その裏面１０Ｙが基板２と対向す
る状態で搭載され、基板２の一主面に形成された粘着層
によって基板２に固定される。
【００６７】次に、チップボンディング装置からワイヤ
ボンディング装置に基板２を搬送し、各樹脂封止体形成
領域２Ａにおいて、半導体チップ１０の回路形成面１０
Ｘに形成された複数の電極１０Ａと複数の電極部材４と
を複数のボンディングワイヤ１１で夫々電気的に接続す
る。ここまでの工程を図１２に示す。
【００６８】次に、ワイヤボンディング装置からトラン
スファ・モールディング装置に基板２を搬送し、図１３
に示すように、各樹脂封止体形成領域２Ａに配置された
半導体チップ１０及び複数の電極部材４を一括して封止
する樹脂封止体（第１の樹脂封止体）２１を形成する。
【００６９】次に、樹脂封止体２１を各樹脂封止体形成
領域２Ａ毎に分割して複数の樹脂封止体１２を形成す
る。樹脂封止体２１の分割は例えばダイシングによって
行う。この工程により、半導体装置２０がほぼ完成す
る。
【００７０】この後、基板２の各樹脂封止体形成領域２
Ａから樹脂封止体１２と共に半導体チップ１０及び複数
の電極部材４を分離し、収納トレイに半導体装置２０を
収納する。基板２からの分離は、前述の実施形態１と同
様に、紫外線を照射して粘着層の粘着力を低下させた
後、ピックアップ装置の吸着コレットで行う。
【００７１】本実施形態によれば、一主面に複数の樹脂
封止体形成領域２Ａを有し、この複数の樹脂封止体形成
領域２Ａの夫々に個々に分離して複数の電極部材４が配
置された基板２を用いるため、樹脂封止体２１をダイシ
ングして複数の樹脂封止体１２を形成する際、電極部材
４を切断する必要がない。従って、ダイシング時のブレ
ードの長寿命化を図ることができるので、生産性の高い
ＱＦＮ型半導体装置２５を提供することができる。
【００７２】本実施形態によれば、基板２の一主面の各
樹脂封止体形成領域２Ａに配置された半導体チップ１０
及び複数の電極部材４を一括して封止する樹脂封止体２
１を形成し、その後、樹脂封止体２１を各樹脂封止体形
成領域２Ａ毎に分割して複数の樹脂封止体１２を形成す
るため、樹脂封止体形成領域２Ａ毎に成形金型にキャビ
ティを設ける必要がない。従って、製造プロセスで用い
る成形金型のコストを抑えることができるので、低コス
トのＱＦＮ型半導体装置２５を提供することができる。
【００７３】なお、本実施形態では、一つの樹脂封止体
２１で四つの樹脂封止体形成領域２Ａを一括して封止す
る例について説明したが、二つの樹脂封止体形成領域２
Ａ、又は五つ以上の樹脂封止体形成領域２Ａを一つの樹
脂封止体２１で一括封止してもよい。但し、樹脂封止体
２１を形成するキャビティの面積が大きくなるに従っ
て、キャビティの内部に加圧注入された樹脂の流動が複
雑になるため、未充填及びボイド等に対する配慮が必要
である。
【００７４】また、本実施形態では、説明を簡略化する
ため基板２を搬送する例として説明したが、前述の実施
形態１のように、フレーム本体に基板２が支持されたフ
レーム構造体を用いて行ってもよい。
【００７５】（実施形態３）図１５は本発明の実施形態
３である半導体装置の概略構成を示す図（（Ａ）は模式
的断面図，（Ｂ）は（Ａ）の一部を拡大した模式的断面
図）である。図１５に示すように、本実施形態３の半導
体装置２５は、前述の実施形態２と基本的に同様の構成
になっており、以下の構成が異なっている。
【００７６】即ち、前述の実施形態２では、電極部材４
の外部接続面４Ｙが樹脂封止体１２の実装面１２Ｙとほ
ぼ同じ平面内に位置する構成となっている。これに対
し、本実施形態３では、電極部材４の外部接続面４Ｙが
樹脂封止体１２の実装面１２Ｙから突出する構成となっ
ているため、実装基板に半導体装置２５を半田付け実装
する際、半導体装置２５の電極部材４と実装基板の接続
用端子とを固着する半田材に良好なフィレットが形成さ
れる。以下、半導体装置２５の製造について、図１６乃
至図２０を用いて説明する。
【００７７】図１６は、本実施形態３の半導体装置の製
造に用いられる基板の概略構成を示す模式的平面図であ
り、図１７は、図１６のｆ−ｆ線に沿う模式的断面図で
あり、図１８乃図２０は、本実施形態３の半導体装置の
製造を説明するための模式的断面図である。
【００７８】まず、図１６及び図１７に示す基板２を準
備する。本実施形態の基板２は、一主面側に、複数の樹
脂封止体形成領域２Ａと、樹脂封止体形成時に成形金型
によって挟持される挟持領域と、各樹脂封止体形成領域
２Ａに個々に分離して配置された複数の電極部材４と、
複数の電極部材４が配置された領域を除いて前記一主面
を覆い、かつ電極部材４の厚さよりも薄い厚さで形成さ
れた樹脂層２６とを有する構成となっている。本実施形
態において樹脂封止体形成領域２Ａは、例えば四つ設け
られている。基板２としては、前述の実施形態２と同様
に、一主面に粘着層（図示せず）を有する可撓性樹脂フ
ィルムを用いている。各樹脂封止体形成領域２Ａにおけ
る複数の電極部材２Ａは、前述の実施形態２と同様に、
チップ搭載領域を囲むようにして配置されている。各樹
脂封止体形成領域２Ａに配置された複数の電極部材４
は、基板２の一主面に形成された粘着層によって基板２
に固定されている。
【００７９】なお、本実施形態では、樹脂層２６上に第
１の樹脂封止体を形成した後、樹脂層２６を選択的に除
去して電極部材４を突出させるため、図１５（Ｂ）に示
す電極部材４の突出高さＨは樹脂層２６の厚さで規定さ
れる。電極部材４の突出高さｈは樹脂層２６の厚さを厚
くすることによって高くすることができるが、樹脂層２
６の厚さを厚くし過ぎると樹脂封止体から電極部材４が
剥がれ易くなり、実装に対する信頼性が低下する。逆に
薄くし過ぎると実装時の半田材に良好なフィレットが形
成されなくなり、この場合においても実装に対する信頼
性が低下する。従って、樹脂層２６の厚さは電極部材４
の厚さを考慮して設定する必要がある。電極部材４の厚
さが０．３［ｍｍ］以下の場合、樹脂層２６の厚さは電
極部材４の厚さの２分の１程度が望ましい。本実施形態
では、０．２［ｍｍ］程度の厚さの電極部材４を用いて
いるため、樹脂層２６は０．１［ｍｍ］程度の厚さで形
成されている。樹脂層２６は、基板２の一主面の樹脂封
止体形成領域２Ａに電極部材４を配置した後、基板２の
一主面に樹脂を塗布して形成される。
【００８０】次に、チップボンディング装置に基板２を
搬送し、基板２の一主面の各樹脂封止体形成領域２Ａと
対向する樹脂層２６の各領域に夫々半導体チップ１０を
搭載する。各半導体チップ１０は、その裏面１０Ｙが樹
脂層２６と対向する状態で樹脂層２６に熱圧着にて固定
される。
【００８１】次に、チップボンディング装置からワイヤ
ボンディング装置に基板２を搬送し、各樹脂封止体形成
領域２Ａにおいて、半導体チップ１０の回路形成面１０
Ｘに形成された複数の電極１０Ａと複数の電極部材４と
を複数のボンディングワイヤ１１で夫々電気的に接続す
る。ここまでの工程を図１８（Ａ）に示す。
【００８２】次に、ワイヤボンディング装置からトラン
スファ・モールディング装置に基板２を搬送し、図１８
（Ｂ）に示すように、樹脂層２６上に、各樹脂封止体形
成領域２Ａに配置された半導体チップ１０及び複数の電
極部材４を一括して封止する樹脂封止体（第１の樹脂封
止体）２１を形成する。樹脂封止体２１の形成はトラン
スファ・モールディング法を用いて行う。
【００８３】次に、図１９（Ａ）に示すように、基板２
から樹脂封止体２１及び樹脂層２６と共に各樹脂封止体
形成領域２Ａにおける半導体チップ１０及び複数の電極
部材４を分離する。基板２からの分離は、前述の実施形
態１と同様に、紫外線を照射して粘着層の粘着力を低下
させた後、ピックアップ装置の吸着コレットで行う。
【００８４】次に、図１９（Ｂ）に示すように、ダイシ
ングシート２７の粘着層２７Ａ側に樹脂封止体２１を装
着する。樹脂封止体２１の装着は、樹脂層２６が上向き
となる状態で行う。
【００８５】次に、図２０（Ａ）に示すように、樹脂層
２６を選択的に除去する。樹脂層２６の除去は、例えば
ウエットエッチング法を用いて行う。この工程におい
て、樹脂層２６の厚さに相当する分、樹脂封止体２１か
ら電極部材４が突出する。また、この工程において、電
極部材４に予め金（Ａｕ）メッキ等の貴金属メッキを施
しておくことにより、樹脂層２６のエッチング時に電極
部材４をマスクする必要がなくなる。
【００８６】次に、図２０（Ｂ）に示すように、樹脂封
止体２１をダイシング装置で各半導体チップ１０毎（各
樹脂封止体形成領域２Ａ毎）に分割して複数の樹脂封止
体１２を形成する。この工程により、半導体装置２５が
ほぼ完成する。
【００８７】この後、ダイシングシート２７から半導体
装置２５をピックアップ装置の吸着コレットで分離し、
収納トレイに半導体装置２５を収納する。
【００８８】本実施形態によれば、樹脂層２６上に第１
の樹脂封止体２１を形成した後、樹脂層２６を選択的に
除去するため、電極部材４の外部接続面４Ｙが樹脂封止
体１２の実装面１２Ｙから突出するスタンドオフ構造の
半導体装置２５が得られる。従って、実装基板に半導体
装置２５を半田付け実装する際、半導体装置２５の電極
部材４と実装基板の接続用端子とを固着する半田材に良
好なフィレットが形成されるので、実装に対する信頼性
の高いＱＦＮ型半導体装置２５を提供することができ
る。
【００８９】なお、本実施形態では、説明を簡略化する
ため基板２を搬送する例として説明したが、前述の実施
形態１のように、フレーム本体に基板が支持されたフレ
ーム構造体を用いて行ってもよい。
【００９０】また、本実施形態では、一主面に樹脂層２
６が形成された基板２を用いて製造する例について説明
したが、図２１（模式的平面図及び模式的断面図）に示
すように、一主面から深さ方向に向かって部分的に電極
部材４が埋め込まれた基板２を用いてもよい。この場合
においても、スタンドオフ構造の半導体装置２５が得ら
れる。また、基板２から樹脂封止体２１を分離すること
によって、樹脂封止体２１から電極部材４が突出するの
で、樹脂層２６の除去工程を廃止でき、製造工程の簡略
化を図ることができる。
【００９１】（実施形態４）図２２は、本発明の実施形
態４である半導体装置の概略構成を示す図（（Ａ）は樹
脂封止体の一部を除去した状態の模式的平面図，（Ｂ）
は（Ａ）のｈ−ｈ線に沿う模式的断面図）である。
【００９２】図２２に示すように、本実施形態の半導体
装置３５は、基本的に前述の実施形態１と同様の構成と
なっており、以下の構成が異なっている。
【００９３】即ち、半導体チップ１０は、その回路形成
面１０Ｘが電極部材４の内部接続面４Ｘと向かい合う状
態で封止され、半導体チップ１０の電極１０Ａと電極部
材４との電気的な接続は、導電性バンプ３６及び半田材
３７によって行われている。
【００９４】本実施形態の半導体装置３５の製造は、前
述の実施形態１で説明した製造と若干異なり、チップボ
ンディング工程において、基板の一主面に回路形成面１
０Ｘが向かい合う状態で半導体チップ１０を搭載する。
【００９５】本実施形態によれば、半導体チップの電極
１０Ａと電極部材４とが導電性バンプ３６及び半田材３
７を介在して電気的に接続されているため、ボンディン
グワイヤを用いた場合と比較して半導体チップの電極１
０Ａと導電性部材４との間の導電経路が短くなる。従っ
て、低オン抵抗化、高周波の製品に対応したＱＦＮ型半
導体装置３５を提供することができる。
【００９６】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
【００９７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００９８】本発明によれば、製造歩留まりの高い半導
体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施形態１である半導体装置の概略構
成を示す模式的平面図である。
【図２】本発明の実施形態１である半導体装置の概略構
成を示す模式的底面図である。
【図３】本発明の実施形態１である半導体装置の概略構
成を示す図（（Ａ）は樹脂封止体の上部を除去した状態
の模式的平面図，（Ｂ）は（Ａ）のａ−ａ線に沿う模式
的断面図）である。
【図４】本発明の実施形態１である半導体装置の製造に
用いられるフレーム構造体の模式的平面図である。
【図５】図４のｂ−ｂ線に沿う模式的断面図である。
【図６】本発明の実施形態１である半導体装置の製造を
説明するための模式的断面図である。
【図７】本発明の実施形態１である半導体装置の製造を
説明するための模式的断面図である。
【図８】本発明の実施形態１である半導体装置の製造を
説明するための模式的断面図である。
【図９】本発明の実施形態１である半導体装置の製造に
用いられるキャリアテープの模式的平面図である。
【図１０】本発明の実施形態２である半導体装置の概略
構成を示す模式的断面図である。
【図１１】本発明の実施形態２である半導体装置の製造
に用いられる基板の概略構成を示す図（（Ａ）は模式的
平面図，（Ｂ）は（Ａ）のｃ−ｃ線に沿う模式的断面
図）である。
【図１２】本発明の実施形態２である半導体装置の製造
を説明するための模式的平面図である。
【図１３】本発明の実施形態２である半導体装置の製造
を説明するための図（（Ａ）は模式的平面図，（Ｂ）は
（Ａ）のｄ−ｄ線に沿う模式的断面図）である。
【図１４】本発明の実施形態２である半導体装置の製造
を説明するための図（（Ａ）は模式的平面図，（Ｂ）は
（Ａ）のｅ−ｅ線に沿う模式的断面図）である。
【図１５】本発明の実施形態３である半導体装置の概略
構成を示す図（（Ａ）は模式的断面図，（Ｂ）は（Ａ）
の一部を拡大した模式的断面図）である。
【図１６】本発明の実施形態３である半導体装置の製造
に用いられる基板の概略構成を示す模式的平面図であ
る。
【図１７】図１６のｆ−ｆ線に沿う模式的断面図であ
る。
【図１８】本発明の実施形態３である半導体装置の製造
を説明するための模式的断面図である。
【図１９】本発明の実施形態３である半導体装置の製造
を説明するための模式的断面図である。
【図２０】本発明の実施形態３である半導体装置の製造
を説明するための模式的断面図である。
【図２１】本発明の実施形態３である半導体装置の製造
に用いられる他の基板の概略構成を示す図（（Ａ）は模
式的平面図，（Ｂ）は（Ａ）のｇ−ｇ線に沿う模式的断
面図）である。
【図２２】本発明の実施形態４である半導体装置の概略
構成を示す図（（Ａ）は樹脂封止体の一部を除去した模
式的平面図，（Ｂ）は（Ａ）のｈ−ｈ線に沿う模式的断
面図）である。
【図２３】従来のＱＦＮ型半導体装置の製造において、
封止工程を説明するための模式的断面図である。
【図２４】従来のＱＦＮ型半導体装置の製造において、
封止工程を説明するための模式的断面図である。
【図２５】従来のＱＦＮ型半導体装置の製造において、
封止工程を説明するための模式的断面図である。
【図２６】従来のＱＦＮ型半導体装置の製造において、
封止工程後の切断工程を説明するための模式的断面図で
ある。
【図２７】従来のＱＦＮ型半導体装置の製造において、
封止工程後の切断工程を説明するための模式的断面図で
ある。
【図２８】従来のＱＦＮ型半導体装置の製造において、
封止工程後の切断工程を説明するための模式的断面図で
ある。
【符号の説明】
１，２０，２５，３５…半導体装置、２…基板、２Ａ…
樹脂封止体形成領域、３…粘着層、４…電極部材、ＦＳ
…フレーム構造体、６…フレーム本体、６Ａ…丸穴、６
Ｂ…長穴、１０…半導体チップ、１１…ボンディングワ
イヤ、１２…樹脂封止体、１５…成形金型、１５Ａ…上
型、１５Ｂ…下型、１６…キャビティ、１７…吸着コレ
ット、２１…樹脂封止体、２１Ａ…樹脂封止体形成領
域、２６…樹脂層、３０…キャリアテープ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 23/28 Ｈ０１Ｌ 23/28 Ｊ (72)発明者 清水 一男 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 4M109 AA01 BA03 CA21 DA03 DA04 DA10 FA05 5F061 AA01 BA03 CA21 CB13 DD13

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 一主面に複数の電極部材が個々に分離し
    て配置された基板を準備する工程と、 前記基板の一主面に半導体チップを配置し、前記半導体
    チップの一主面に形成された複数の電極と前記複数の電
    極部材とを夫々電気的に接続する工程と、 前記基板の一主面に、前記半導体チップ及び前記複数の
    電極部材を封止する樹脂封止体を形成する工程とを備え
    たことを特徴とする半導体装置の製造方法。
  2. 【請求項２】 請求項１に記載の半導体装置の製造方法
    において、 前記基板から前記樹脂封止体と共に前記半導体チップ及
    び前記複数の電極部材を分離する工程を備えたことを特
    徴とする半導体装置の製造方法。
  3. 【請求項３】 請求項１に記載の半導体装置の製造方法
    において、 前記基板は可撓性樹脂フィルムからなることを特徴とす
    る半導体装置の製造方法。
  4. 【請求項４】 請求項１に記載の半導体装置の製造方法
    において、 前記基板は一主面に粘着層を有する可撓性樹脂フィルム
    からなり、 前記半導体チップ及び前記複数の電極部材は前記粘着層
    によって前記基板に固定されることを特徴とする半導体
    装置の製造方法。
  5. 【請求項５】 請求項１に記載の半導体装置の製造方法
    において、 前記半導体チップの電極と前記電極部材との電気的な接
    続は、ボンディングワイヤで行うことを特徴とする半導
    体装置の製造方法。
  6. 【請求項６】 請求項１に記載の半導体装置の製造方法
    において、 前記半導体チップの電極と前記電極部材との電気的な接
    続は、前記半導体チップの電極と前記電極部材との間に
    突起状電極を介在して行うことを特徴とする半導体装置
    の製造方法。
  7. 【請求項７】 請求項１に記載の半導体装置の製造方法
    において、 前記基板は、フレーム構造体のフレーム本体に支持され
    ていることを特徴とする半導体装置の製造方法。
  8. 【請求項８】 一主面に挟持領域及びこの挟持領域で周
    囲を囲まれた樹脂封止体形成領域を有し、前記樹脂封止
    体形成領域に複数の電極部材が個々に分離して配置され
    た基板を準備する工程と、 前記基板の一主面の樹脂封止体形成領域に半導体チップ
    を配置し、前記半導体チップの一主面に形成された複数
    の電極と前記複数の電極部材とを夫々電気的に接続する
    工程と、 前記基板の一主面の挟持領域を上下方向から成形金型の
    上型と下型とで挟み込み、前記成形金型の上型及び下型
    で形成されるキャビティの内部に、前記基板の一主面の
    樹脂封止体形成領域、前記半導体チップ及び前記複数の
    電極部材を配置した状態で、前記キャビティの内部に樹
    脂を加圧注入して樹脂封止体を形成する工程とを備えた
    ことを特徴とする半導体装置の製造方法。
  9. 【請求項９】 請求項８に記載の半導体装置の製造方法
    において、 前記基板から前記樹脂封止体と共に前記半導体チップ及
    び前記複数の電極部材を分離する工程を備えたことを特
    徴とする半導体装置の製造方法。
  10. 【請求項１０】 請求項８に記載の半導体装置の製造方
    法において、 前記基板は、可撓性樹脂フィルムからなることを特徴と
    する半導体装置の製造方法。
  11. 【請求項１１】 請求項８に記載の半導体装置の製造方
    法において、 前記基板は、一主面に粘着層を有する可撓性樹脂フィル
    ムからなり、 前記半導体チップ及び前記複数の電極部材は前記粘着層
    によって前記基板に固定されることを特徴とする半導体
    装置の製造方法。
  12. 【請求項１２】 請求項８に記載の半導体装置の製造方
    法において、 前記半導体チップの電極と前記電極部材との電気的な接
    続は、ボンディングワイヤで行うことを特徴とする半導
    体装置の製造方法。
  13. 【請求項１３】 請求項８に記載の半導体装置の製造方
    法において、 前記半導体チップの電極と前記電極部材との電気的な接
    続は、前記半導体チップの電極と前記電極部材との間に
    突起状電極を介在して行うことを特徴とする半導体装置
    の製造方法。
  14. 【請求項１４】 請求項８に記載の半導体装置の製造方
    法において、 前記基板は、フレーム構造体のフレーム本体に支持され
    ていることを特徴とする半導体装置の製造方法。
  15. 【請求項１５】 一主面の樹脂封止体形成領域に個々に
    分離して配置された複数の電極部材と、前記複数の電極
    部材が配置された領域を除いて前記一主面を覆い、かつ
    前記電極部材の厚さよりも薄い厚さで形成された樹脂層
    とを有する基板を準備する工程と、 前記基板の一主面の樹脂封止体形成領域と対向する前記
    樹脂層の領域に半導体チップを配置し、前記半導体チッ
    プの一主面に形成された複数の電極と前記複数の電極部
    材とを夫々電気的に接続する工程と、 前記基板の一主面の樹脂封止体形成領域と対向する前記
    樹脂層の領域に、前記半導体チップ及び前記複数の電極
    部材を封止する樹脂封止体を形成する工程と、 前記基板から前記樹脂封止体と共に前記樹脂層、前記半
    導体チップ及び前記複数の電極部材を分離し、その後、
    前記樹脂層を除去する工程とを備えたことを特徴とする
    半導体装置の製造方法。
  16. 【請求項１６】 請求項１５に記載の半導体装置の製造
    方法において、 前記基板は、フレーム構造体のフレーム本体に支持され
    ていることを特徴とする半導体装置の製造方法。
  17. 【請求項１７】 一主面に複数の樹脂封止体形成領域を
    有する基板であって、前記複数の樹脂封止体形成領域の
    夫々に、個々に分離して複数の電極部材が配置された基
    板を準備する工程と、 前記基板の一主面の各樹脂封止体形成領域に夫々半導体
    チップを配置し、前記各樹脂封止体形成領域において、
    前記半導体チップの一主面に形成された複数の電極と前
    記複数の電極部材とを夫々電気的に接続する工程と、 前記基板の一主面に、前記各樹脂封止体形成領域に配置
    された前記半導体チップ及び前記複数の電極部材を一括
    して封止する第１の樹脂封止体を形成する工程と、 前記第１の樹脂封止体を前記各樹脂封止体形成領域毎に
    分割して複数の第２の樹脂封止体を形成する工程と、 前記基板の一主面の各樹脂封止体形成領域から前記第２
    の樹脂封止体と共に前記半導体チップ及び前記複数の電
    極部材を分離する工程とを備えたことを特徴とする半導
    体装置の製造方法。
  18. 【請求項１８】 一主面に複数の樹脂封止体形成領域を
    有する基板であって、前記複数の樹脂封止体形成領域の
    夫々に個々に分離して複数の電極部材が配置され、前記
    複数の電極部材が配置された領域を除いて前記一主面を
    覆い、かつ前記電極部材の厚さよりも薄い厚さの樹脂層
    が形成された基板を準備する工程と、 前記基板の一主面の各樹脂封止体形成領域と対向する前
    記樹脂層の各領域に夫々半導体チップを配置し、前記各
    樹脂封止体形成領域において、前記半導体チップの一主
    面に配置された複数の電極と前記複数の電極部材とを夫
    々電気的に接続する工程と、 前記樹脂層上に、前記各樹脂封止体形成領域に配置され
    た前記半導体チップ及び前記複数の電極部材を一括して
    封止する第１の樹脂封止体を形成する工程と、 前記基板から前記第１の樹脂封止体及び樹脂層と共に前
    記各樹脂封止体形成領域における前記半導体チップ及び
    複数の電極部材を分離し、その後、前記樹脂層を除去す
    る工程と、 前記第１の樹脂封止体を前記各チップ毎に分割して複数
    の第２の樹脂封止体を形成する工程とを備えたことを特
    徴とする半導体装置の製造方法。
  19. 【請求項１９】 互いに対向する第１主面及び第２主面
    と、前記第１主面に形成された複数の電極とを有する半
    導体チップと、 互いに対向する第１主面及び第２主面を有する複数の電
    極部材と、 前記半導体チップの複数の電極と前記複数の電極部材の
    夫々の第１主面とを電気的に接続する複数の接続手段
    と、 互いに対向する第１主面及び第２主面を有し、前記半導
    体チップ、前記複数の電極部材及び前記複数の接続手段
    を封止する樹脂封止体とを有し、 前記複数の電極部材の夫々は、夫々の第２主面が前記樹
    脂封止体の第２主面から露出し、かつ前記樹脂封止体の
    側面から離間されていることを特徴とする半導体装置。
  20. 【請求項２０】 請求項１９に記載の半導体装置におい
    て、 前記複数の電極部材の夫々の第２主面は、前記樹脂封止
    体の第２主面よりも突出していることを特徴とする半導
    体装置。
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US09/910,833 US6838315B2 (en) 2000-08-30 2001-07-24 Semiconductor device manufacturing method wherein electrode members are exposed from a mounting surface of a resin encapsulator
TW090118313A TW543129B (en) 2000-08-30 2001-07-26 A semiconductor device and a method of manufacturing the same
KR1020010052441A KR100859624B1 (ko) 2000-08-30 2001-08-29 반도체 장치의 제조 방법

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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7335529B2 (en) 2002-04-10 2008-02-26 Renesas Technology Corp. Manufacturing method of a semiconductor device utilizing a flexible adhesive tape
JPWO2006009030A1 (ja) * 2004-07-15 2008-05-01 大日本印刷株式会社 半導体装置及び半導体装置製造用基板並びにそれらの製造方法
JP2009516373A (ja) * 2005-11-14 2009-04-16 アナログ デバイシーズ インク 露出型ダイパッケージの製造方法
JP2009123873A (ja) * 2007-11-14 2009-06-04 Wen-Gung Sung 発光ダイオード封止構造およびその製造方法
JP2009530870A (ja) * 2006-03-20 2009-08-27 マイクロン テクノロジー， インク． 集積回路デバイスのためのキャリアレスチップパッケージ、および、それを作成する方法
JP2013038214A (ja) * 2011-08-08 2013-02-21 Renesas Electronics Corp 半導体装置の製造方法
JP2015213151A (ja) * 2014-04-16 2015-11-26 株式会社村田製作所 半導体パッケージおよびこれを備える半導体モジュール
JP2018032852A (ja) * 2016-08-22 2018-03-01 ローム株式会社 半導体装置、半導体装置の実装構造

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7026710B2 (en) * 2000-01-21 2006-04-11 Texas Instruments Incorporated Molded package for micromechanical devices and method of fabrication
JP2002118201A (ja) * 2000-10-05 2002-04-19 Hitachi Ltd 半導体装置およびその製造方法
JP3973457B2 (ja) * 2002-03-15 2007-09-12 シャープ株式会社 半導体発光装置
US6921975B2 (en) * 2003-04-18 2005-07-26 Freescale Semiconductor, Inc. Circuit device with at least partial packaging, exposed active surface and a voltage reference plane
DE10334576B4 (de) * 2003-07-28 2007-04-05 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements mit einem Kunststoffgehäuse
JP2006073586A (ja) * 2004-08-31 2006-03-16 Renesas Technology Corp 半導体装置の製造方法
WO2007057954A1 (ja) * 2005-11-17 2007-05-24 Fujitsu Limited 半導体装置及びその製造方法
JP2008016630A (ja) * 2006-07-06 2008-01-24 Matsushita Electric Ind Co Ltd プリント配線板およびその製造方法
CN101101882A (zh) * 2006-07-05 2008-01-09 阎跃军 基板树脂封装方法
DE102007034402B4 (de) * 2006-12-14 2014-06-18 Advanpack Solutions Pte. Ltd. Halbleiterpackung und Herstellungsverfahren dafür
KR100874923B1 (ko) * 2007-04-02 2008-12-19 삼성전자주식회사 멀티 스택 패키지, 이의 제조 방법 및 이를 제조하기 위한반도체 패키지 금형
EP2353179A4 (en) * 2008-10-17 2012-10-03 Occam Portfolio Llc SOLDER-FREE FLEXIBLE CIRCUIT ARRANGEMENTS AND METHODS OF MANUFACTURING THE SAME
TWI414048B (zh) * 2008-11-07 2013-11-01 Advanpack Solutions Pte Ltd 半導體封裝件與其製造方法
TWI381496B (zh) * 2009-01-23 2013-01-01 Everlight Electronics Co Ltd 封裝基板結構與晶片封裝結構及其製程
US20120241926A1 (en) * 2011-03-23 2012-09-27 Zigmund Ramirez Camacho Integrated circuit packaging system with leveling standoff and method of manufacture thereof
US8420448B2 (en) * 2011-03-24 2013-04-16 Stats Chippac Ltd. Integrated circuit packaging system with pads and method of manufacture thereof
TWI500124B (zh) 2011-11-29 2015-09-11 Advanpack Solutions Pte Ltd 基板結構、半導體封裝元件及基板結構之製造方法
TWI476841B (zh) * 2012-03-03 2015-03-11 矽品精密工業股份有限公司 半導體封裝件及其製法
JP5919087B2 (ja) * 2012-05-10 2016-05-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
TWI488275B (zh) * 2013-05-20 2015-06-11 矽品精密工業股份有限公司 半導體封裝件之製法
DE102014103942B4 (de) * 2014-03-21 2024-05-02 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung eines Gehäuses für ein elektronisches Bauelement und eines elektronischen Bauelements, Gehäuse für ein elektronisches Bauelement und elektronisches Bauelement
JP6612723B2 (ja) * 2016-12-07 2019-11-27 株式会社東芝 基板装置
US9978613B1 (en) * 2017-03-07 2018-05-22 Texas Instruments Incorporated Method for making lead frames for integrated circuit packages

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2781019B2 (ja) * 1989-09-06 1998-07-30 新光電気工業株式会社 半導体装置およびその製造方法
JP2781020B2 (ja) * 1989-09-06 1998-07-30 モトローラ・インコーポレーテッド 半導体装置およびその製造方法
US5435482A (en) * 1994-02-04 1995-07-25 Lsi Logic Corporation Integrated circuit having a coplanar solder ball contact array
US5972736A (en) * 1994-12-21 1999-10-26 Sun Microsystems, Inc. Integrated circuit package and method
US5661086A (en) * 1995-03-28 1997-08-26 Mitsui High-Tec, Inc. Process for manufacturing a plurality of strip lead frame semiconductor devices
JP3170199B2 (ja) * 1996-03-15 2001-05-28 株式会社東芝 半導体装置及びその製造方法及び基板フレーム
US5989939A (en) * 1996-12-13 1999-11-23 Tessera, Inc. Process of manufacturing compliant wirebond packages
JP3032964B2 (ja) * 1996-12-30 2000-04-17 アナムインダストリアル株式会社 ボールグリッドアレイ半導体のパッケージ及び製造方法
US6365438B1 (en) * 1997-05-09 2002-04-02 Citizen Watch Co., Ltd. Process for manufacturing semiconductor package and circuit board assembly
JP2954148B1 (ja) 1998-03-25 1999-09-27 松下電子工業株式会社 樹脂封止型半導体装置の製造方法およびその製造装置
US6235387B1 (en) * 1998-03-30 2001-05-22 3M Innovative Properties Company Semiconductor wafer processing tapes
JP3424184B2 (ja) 1998-05-13 2003-07-07 株式会社三井ハイテック 樹脂封止型半導体装置
US6117797A (en) * 1998-09-03 2000-09-12 Micron Technology, Inc. Attachment method for heat sinks and devices involving removal of misplaced encapsulant
US6208020B1 (en) * 1999-02-24 2001-03-27 Matsushita Electronics Corporation Leadframe for use in manufacturing a resin-molded semiconductor device
US6291884B1 (en) * 1999-11-09 2001-09-18 Amkor Technology, Inc. Chip-size semiconductor packages
US6404648B1 (en) * 2001-03-30 2002-06-11 Hewlett-Packard Co. Assembly and method for constructing a multi-die integrated circuit

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7335529B2 (en) 2002-04-10 2008-02-26 Renesas Technology Corp. Manufacturing method of a semiconductor device utilizing a flexible adhesive tape
JPWO2006009030A1 (ja) * 2004-07-15 2008-05-01 大日本印刷株式会社 半導体装置及び半導体装置製造用基板並びにそれらの製造方法
JP4842812B2 (ja) * 2004-07-15 2011-12-21 大日本印刷株式会社 半導体装置用基板の製造方法
JP2009516373A (ja) * 2005-11-14 2009-04-16 アナログ デバイシーズ インク 露出型ダイパッケージの製造方法
JP2009530870A (ja) * 2006-03-20 2009-08-27 マイクロン テクノロジー， インク． 集積回路デバイスのためのキャリアレスチップパッケージ、および、それを作成する方法
JP2009123873A (ja) * 2007-11-14 2009-06-04 Wen-Gung Sung 発光ダイオード封止構造およびその製造方法
JP2013038214A (ja) * 2011-08-08 2013-02-21 Renesas Electronics Corp 半導体装置の製造方法
US8513060B2 (en) 2011-08-08 2013-08-20 Renesas Electronics Corporation Manufacturing method using multi-step adhesive curing for sealed semiconductor device
JP2015213151A (ja) * 2014-04-16 2015-11-26 株式会社村田製作所 半導体パッケージおよびこれを備える半導体モジュール
JP2018032852A (ja) * 2016-08-22 2018-03-01 ローム株式会社 半導体装置、半導体装置の実装構造

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