DE69518935T2 - Halbleiterpackung - Google Patents

Halbleiterpackung

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Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleiterpackung und ein Fertigungsverfahren davon, insbesondere auf eine für ein externes Speichermedium vom Kartentyp oder ähnliches geeignete Halbleiterpackung und ein Fertigungsverfahren davon.
  • Die Größe (Länge, Breite und Dicke) einer Speicherkarte, welche eine Halbleiterpackung mit einer Speicherfunktion unterbringt, sollte reduziert werden. Daher sollte die Halbleiterpackung in einer derartigen Weise dünn und kompakt aufgebaut sein, daß sie beinahe mit der äußeren Form eines Halbleiterchips übereinstimmt.
  • Um einem derartig dünnen Aufbau (beispielsweise einer Anforderung eines Raums von 1 mm oder weniger) zu genügen, sind ein TAB- (Tape Automated Bonding-)Verfahren, ein Flip-Chip- Befestigungsverfahren, ein COB-(Chip on Board-)Verfahren und so weiter bekannt. Zusätzlich ist, als ein Beispiel einer Packung von dünnem Typ, ein wie in Fig. 1 gezeigtes Modul bekannt. Unter Bezugnahme auf Fig. 1 ist ein Halbleiterchip 1 auf einer ersten Hauptoberfläche einer Platine 2 von keramischem Typ befestigt. Externe Verbindungsanschlüsse sind mit einer zweiten Hauptoberfläche der Platine 2 über Durchlöchern 3 verbunden. Ein Bereich, auf welchem der Halbleiterchip 1 befestigt ist, ist mit einer Gießharzschicht 5 versiegelt. In Fig. 1 stellt ein Bezugszeichen 6 Bondierungsdrähte dar.
  • In dem Fall des TAB-Verfahrens sind jedoch die Fertigungskosten von Trägerbändern relativ hoch. Überdies sind in dem Fertigungsprozeß eine Metallform und ein Bondierungswerkzeug entsprechend der Packungsgröße erforderlich. Damit ist, da die Montagekosten relativ zunehmen, dieses Fertigungsverfahren vom Kostenstandpunkt aus ungeeignet.
  • Auf der anderen Seite ist es in dem Flip-Chip-Befestigungsverfahren und dem COB-Verfahren schwierig, eine KGN (Known Good Die) bereitzustellen. Chips können nicht einfach eingebrannt werden. Da ein zu verwendender Halbleiterchip 1 nicht im voraus eingebrannt werden kann, ist dessen Zuverlässigkeit gering. Mit anderen Worten, bevor der Halbleiterchip (IC-Chip) 1 verwendet wird, sollte dessen Defekt, welcher in der Zukunft auftreten wird, erfaßt werden. Dieser Prozeß wird als Einbrennen ("burn-in") bezeichnet. Damit kann, ohne den Einbrennprozeß, nachdem ein Halbleiterchip gepackt ist, eine Schwierigkeit auftreten. Damit ist in diesen Verfahren die Zuverlässigkeit gering. Um dieses Problem zu lösen, kann eine Reparatur oder ein Überarbeiten für den befestigten Halbleiterchip 1 durchgeführt werden. Folglich werden die Montagekosten zunehmen. Überdies ist es in vielen Situationen technisch schwierig, die Reparatur und das Überarbeiten für den befestigten Halbleiterchip durchzuführen. Insbesondere dann, wenn ein Halbleiterchip mit einer großen Anzahl von Verbindungsanschlüssen entsprechend dem COB- Verfahren befestigt ist, wird eine lange Zeit benötigt, den Chip zu montieren, wodurch die Kosten zunehmen.
  • In dem TAB-Verfahren und dem COB-Verfahren ist ein breiterer Befestigungsraum als in dem Flip-Chip-Befestigungsverfahren erforderlich. Damit kann der Halbleiterchip in dem TAB-Verfahren und dem COB-Verfahren nicht kompakt befestigt werden. Auf der anderen Seite werden sich in einem herkömmlichen Übertragungsformprozeß, gemäß der Verwendung des einseitig geformten, gepackten Moduls, die Bondierungsdrähte bewegen oder die Verbindungsabschnitte werden verrücken, wodurch die Zuverlässigkeit und die Ausbeute der Endprodukte abnehmen. Überdies ist gegenwärtig die Höhe der Bondierungsdrähte 6 technisch auf 0,1 mm beschränkt. Damit führt diese Beschränkung zu einem Problem zum Ausführen einer Packung vom dünnen Typ. Außerdem ist, um die Bondierungsdrähte 6 mit den externen Verbindungsanschlüssen zu verbinden, ein extra Raum außerhalb des Halbleiterchips erforderlich, wodurch verhindert wird, daß er kompakt aufgebaut wird.
  • Weitere Halbleiterpackungen sind in der DE-A-38 18 894, der WO 93/15521, der EP-A-520841 und der US-A-5269453 offenbart.
  • Eine erste Aufgabe der vorliegenden Erfindung ist es, eine Halbleiterpackung vom dünnen Typ bereitzustellen, welche es erlaubt, die Fertigungskosten zu verringern.
  • Eine zweite Aufgabe der vorliegenden Erfindung ist es, eine Halbleiterpackung vom dünnen Typ bereitzustellen, welche eine hohe Zuverlässigkeit aufweist.
  • Eine dritte Aufgabe der vorliegenden Erfindung ist es, eine Halbleiterpackung vom dünnen Typ bereitzustellen, welche es erlaubt, die Fertigungskosten zu verringern, und welche für eine Speicherkarte oder ähnliches geeignet ist.
  • Eine vierte Aufgabe der vorliegenden Erfindung ist es, eine Halbleiterpackung vom dünnen Typ bereitzustellen, welche eine hohe Zuverlässigkeit aufweist und welche für eine Speicherkarte oder ähnliches geeignet ist.
  • Eine fünfte Aufgabe der vorliegenden Erfindung ist es, ein Fertigungsverfahren zum Fertigen einer Halbleiterpackung vom dünnen Typ bei geringen Kosten bereitzustellen.
  • Eine sechste Aufgabe der vorliegenden Erfindung ist es, ein Fertigungsverfahren zum Fertigen einer Halbleiterpackung vom dünnen Typ bereitzustellen, welche eine hohe Zuverlässigkeit aufweist.
  • Eine siebte Aufgabe der vorliegenden Erfindung ist es, ein Fertigungsverfahren zum Fertigen einer Halbleiterpackung vom dünnen Typ, die für eine Speicherkarte oder ähnliches bei geringen Kosten geeignet ist, bei geringen Kosten bereitzustellen.
  • Eine achte Aufgabe der vorliegenden Erfindung ist es, ein Fertigungsverfahren zum Fertigen einer Halbleiterpackung vom dünnen Typ bereitzustellen, welche für eine Speicherkarte oder ähnliches geeignet ist und welche eine hohe Zuverlässigkeit aufweist.
  • Eine neunte Aufgabe der vorliegenden Erfindung ist es, ein Fertigungsverfahren zum Fertigen einer Halbleiterpackung vom dünnen Typ bereitzustellen, welche eine hohe Zuverlässigkeit und eine hohe Ausbeute aufweist.
  • Die vorliegende Erfindung stellt eine Halbleiterpackung bereit, die durch einen Einbrenn- Testsockel mit Testelektroden, die mit konstanten Teilungen in einer Rasterform gebildet sind, getestet werden kann, umfassend;
  • eine Verdrahtungsplatine mit einer ersten Fläche und einer zweiten Fläche, wobei die Platine Verbindungsflecken auf der ersten Fläche, gegenüber von Elektrodenflecken eines mit der Fläche nach unten befestigten Halbleiterchips, externe Verbindungsanschlüsse vom flachen Typ auf der zweiten Fläche aufweist, und zumindest einer der externen Verbindungsanschlüsse vom flachen Typ mit den Verbindungsflecken verbunden ist; und
  • eine Siegelharzschicht, die zwischen den Halbleiterchip und die Platine eingefüllt ist;
  • dadurch gekennzeichnet, daß die Halbleiterpackung ferner aufweist:
  • Blindanschlüsse, die auf der zweiten Fläche der Verdrahtungsplatine gebildet sind;
  • wobei die externen Verbindungsanschlüsse vom flachen Typ entsprechend der gewählten Rasterpunkte des Rasters des Testsockels gebildet sind, die Blindanschlüsse in zumindest den Eckabschnitten der zweiten Fläche der Verdrahtungsplatine gebildet sind, wobei die Blindanschlüsse gebildet sind, um die Höhe der rückwärtigen Oberfläche der Platine konstant zu halten.
  • Entsprechend der Halbleiterpackung der vorliegenden Erfindung ist ein Halbleiterchip (IC-Chip) auf einer Hauptoberfläche (einer Oberfläche) einer Platine vom Harz-Typ oder einer Platine vom Keramik- Typ befestigt. In diesem Aufbau wird die Halbleiterpackung dünn und kompakt bei geringen Kosten aufgebaut, da eine Gieß-Siegelharzschicht auf einer Komponenten-Befestigungsseite weggelassen ist. Zusätzlich werden externe Verbindungsanschlüsse auf der anderen Hauptoberflächenseite (der Seite ohne Komponentenbefestigung) der Platine mit konstanten Teilungen in einer Rasterform gebildet, so daß Standardsockel verwendet werden können.
  • Mit anderen Worten, die Halbleiterpackung kann dünn aufgebaut werden, da die Gieß- Siegelharzschicht auf der oberen Oberfläche des Halbleiterchips weggelassen ist. Zusätzlich sind die externen Verbindungsanschlüsse mit konstanten Teilungen in der Rasterform gebildet, um so eine Halbleiterpackung mit vielen Stiften und hohem Betriebsverhalten bereitzustellen. Überdies wird die Zuverlässigkeit der Halbleiterpackung verbessert, und deren Kosten werden reduziert.
  • Als nächstes wird die Anordnung der externen Verbindungsstifte mit konstanten Teilungen und der Rasterform beschrieben werden.
  • Wie in Fig. 2 gezeigt, wird die Anordnung der externen Verbindungsanschlüsse, die auf der rückwärtigen Oberfläche der Platine gebildet sind, durch die folgenden Gleichungen dargestellt.
  • m = INT[(h - 2f)/a] + 1
  • n = INT[(v - 2f)/a] + 1
  • wobei h die Breite der Platine darstellt; v stellt die Länge der Platine dar; a stellt Teilungen der externen Verbindungsanschlüsse dar; f stellt die Entfernung zwischen der Mitte jeder der äußersten, externen Verbindungsanschlüsse und der entsprechenden Kante der Platine dar; m stellt die Anzahl der externen Verbindungsanschlüsse in der horizontalen Richtung der Platine dar; n stellt die Anzahl der externen Verbindungsanschlüsse in der vertikalen Richtung der Platine dar; und INT ist eine Funktion, welche den Bruchteil eines numerischen Werts rundet und nur einen ganzzahligen Teil erhält.
  • In dem Fertigungsprozeß der Halbleiterpackung können, als ein einfaches Mittel, wenn die Verbindungsanschlüsse der Platine und des Halbleiterchips ausgerichtet und gesichert sind, die Verbindungsanschlüsse des Halbleiterchips, welche beispielsweise aus einem leitfähigen Kleber zusammengesetzt wurden, durch Druck eingepaßt oder mit den Verbindungsanschlüssen auf der Platine verbunden werden.
  • Entsprechend der Halbleiterpackung der vorliegenden Erfindung wird die Halbleiterpackung durch den befestigten Halbleiterchip selbst eng versiegelt. Mit anderen Worten, die Halbleiterpackung wird in einer Lage mit der Fläche nach unten befestigt. Damit trägt die obere Oberfläche (rückwärtige Oberfläche) des Halbleiterchips zum Packen und Versiegeln des Halbleiterchips bei. Zusätzlich ist der Halbleiterchip, da die Seite mit der Fläche nach unten mit Harz versiegelt ist, sicher gepackt und versiegelt, er ist geschützt und stabilisiert. Damit kann eine dünne und kompakte Halbleiterpackung einfach ausgeführt werden. Zusätzlich ist, da die externen Verbindungsanschlüsse mit konstanten Teilungen in einer Rasterform gebildet sind, die Anordnung davon standardisiert. Damit können ungeachtet der Anzahl der externen Verbindungsanschlüsse vorbestimmte Tests und Inspektionen durch einen Sockel mit Anschlußstiften, die mit konstanten Teilungen in einer Rasterform gebildet sind, durchgeführt werden. Damit trägt die Halbleiterpackung gemäß der vorliegenden Erfindung beachtlich zu der Verbesserung der Produktivität und der Kosten bei.
  • Auf der anderen Seite wird gemäß des Fertigungsverfahrens zum Fertigen einer Halbleiterpackung der vorliegenden Erfindung ein Siegelharz in einen Raum, der zwischen der zusammengesetzten Platinenoberfläche und der unteren Oberfläche des Halbleiterchips gebildet ist, gefüllt. Ein Siegelharz mit einer geeigneten Viskosität oder ein Harz vom flüssigen Typ (beispielsweise Epoxidharz) kann verwendet werden. Ein derartiges Harz kann in den Raum durch eine Kapillarwirkung gefüllt und dann gehärtet werden. In diesem Fall kann eine Halbleiterpackung mit hoher Ausbeute und hoher Zuverlässigkeit ohne eine Beschädigung des Halbleiterchips (beispielsweise Abschälen von Anschlußverbindungsabschnitten) ausgeführt werden.
  • Diese und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden im Lichte der folgenden detaillierten Beschreibung einer Ausführungsform bester Art davon offensichtlicher werden, wie in den zugehörigen Zeichnungen veranschaulicht.
  • In den Zeichnungen zeigen:
  • Fig. 1 eine Schnittansicht, die einen Aufbau einer herkömmlichen Halbleiterpackung zeigt;
  • Fig. 2 ein schematisches Diagramm, das ein grundlegendes Konzept der Anordnung der externen Verbindungsanschlüsse, die auf der rückwärtigen Oberfläche einer Halbleiterpackung gebildet sind, zeigt;
  • Fig. 3 eine Schnittansicht, die einen Aufbau der Hauptabschnitte einer Halbleiterpackung zeigt;
  • Fig. 4 eine Unteransicht, die die Halbleiterpackung der Fig. 3 zeigt;
  • Fig. 5 eine Unteransicht, die einen weiteren Aufbau der Hauptabschnitte einer Halbleiterpackung zeigt;
  • Fig. 6 eine Unteransicht, die einen weiteren Aufbau der Hauptabschnitte einer Halbleiterpackung zeigt;
  • Fig. 7 eine Unteransicht, die einen weiteren Aufbau der Hauptabschnitte einer Halbleiterpackung zeigt;
  • Fig. 8 eine Unteransicht, die einen Aufbau der Hauptabschnitte der Halbleiterpackung in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung zeigt;
  • Fig. 9 eine Unteransicht, die einen weiteren Aufbau der Hauptabschnitte einer Halbleiterpackung in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung zeigt;
  • Fig. 10 eine Unteransicht, die einen weiteren Aufbau der Hauptabschnitte einer Halbleiterpackung in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung zeigt;
  • Fig. 11 eine Unteransicht, die einen weiteren Aufbau der Hauptabschnitte einer Halbleiterpackung in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung zeigt;
  • Fig. 12 eine Unteransicht, die einen weiteren Aufbau der Hauptabschnitte einer Halbleiterpackung in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung zeigt; und
  • Fig. 13 eine Unteransicht, die einen weiteren Aufbau der Hauptabschnitte der Halbleiterpackung in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung zeigt.
  • Fig. 3 ist eine Schnittansicht, die einen Aufbau der Hauptabschnitte einer Halbleiterpackung zeigt.
  • Fig. 4 ist eine Unteransicht der Halbleiterpackung der Fig. 3. Unter Bezugnahme auf Fig. 3 betragen die Länge und die Breite einer Platine 11,2 mm bzw. 6,6 mm. Auf einer Hauptoberfläche der Platine 7 ist ein Halbleiterchip (IC-Chip oder ähnliches) 8 befestigt. Externe Verbindungsanschlüsse 10 sind auf der anderen Hauptoberfläche der Platine 7 über Durchlöchern 9 der Platine 7 gebildet. Die externen Verbindungsanschlüsse 10 sind mit konstanten Teilungen (beispielsweise 1 mm) in einer Rasterform gebildet, wie in Fig. 4 gezeigt. Eine Siegelharzschicht 11 ist in einen Raumbereich eingefüllt, der zwischen der oberen Oberfläche der Platine 7 und der unteren Oberfläche des Halbleiterchips 8 gebildet ist, wodurch die Festigkeit der gesamten Halbleiterpackung verbessert wird.
  • Als nächstes wird ein Fertigungsverfahren zum Fertigen der oben beschriebenen Halbleiterpackung beschrieben werden.
  • Zuerst wird eine Platine 7 vom Harz-Typ vorbereitet. Auf einer Oberfläche (einer ersten Hauptoberfläche) der Platine 7 vom Harz-Typ werden Drähte einschließlich Verbindungsflecken zum Befestigen eines Flip-Chips gebildet. Auf der rückwärtigen Oberfläche (einer zweiten Hauptoberfläche) der Platine 7 vom Harz-Typ werden externe Verbindungsanschlüsse 10 vom flachen Typ, welche mit den Drähten über die Durchlöchern 9 verbunden sind, mit konstanten Teilungen in einer Rasterform gebildet. Die Länge, die Breite und die Dicke der Platine 7 vom Harz-Typ sind beispielsweise 11,2 mm, 6,6 mm bzw. 0,2 mm. Die Platine 7 vom Harz-Typ befestigt einen Halbleiterchip (IC-Chip) 8 in einer Lage mit der Fläche nach unten. Die Länge, die Breite und die Dicke des Halbleiterchips 8 betragen 9,2 mm, 4,6 mm bzw. 0,25 bis 0,30 mm.
  • Danach wird die Platine 7 vom Harz-Typ auf dem Läufer eines Bildschirmdruckers mit einem Vakuumsaugsystem gesichert. Verbindungsflecken werden auf den Verbindungsanschlüssen auf der Platine 7 entsprechend den Elektrodenflecken auf dem Halbleiterchip 8 gebildet. Mit einer Metallmaske, die eine Öffnung (beispielsweise 150 · 150 um) entsprechend den Elektrodenflecken (beispielsweise 100 · 100 um) des zu befestigenden Halbleiterchips 8 aufweist, wird ein Silberkleber (beispielsweise beträgt dessen Partikeldurchmesser 1 um und dessen Viskosität 1000 ps) auf die erste Elektrodenoberfläche der Platine vom Harz-Typ siebgedruckt, um so Verbindungsflecken auf dem Verbindungsanschlußabschnitt zu bilden. Der Durchmesser und die Höhe der Verbindungsflecken beträgt 150 um bzw. ungefähr 80 um.
  • Als nächstes wird ein Halbleiterchip 8 vorbereitet. Auf Elektrodenflecken des Halbleiterchips 8 werden Goldhöcker durch einen Elektroplattierungsprozeß gebildet. Alternativ werden Goldballhöcker durch ein Ball-Bondierungsverfahren gebildet. In diesem Fall betragen die Höhe, die Länge und die Breite der Goldballhöcker beispielsweise 30 um, 100 um bzw. 100 um.
  • Auf der ersten Hauptoberfläche der Platine 7 vom Harz-Typ werden deren Verbindungsflecken mit den Verbindungs-Goldhöckern des Halbleiterchips 8 ausgerichtet. Danach werden die Verbindungsabschnitte der Platine 7 vom Harz-Typ und der Halbleiterchip 8 gepreßt. Damit werden zumindest die Kantenabschnitte der Verbindungshöcker in die Verbindungsflecken eingeführt. Folglich werden die Verbindungsflecken und die Verbindungshöcker verbunden, und dadurch wird eine Halbleiterpackung zusammengesetzt. In diesem Zustand wird ein Silberkleber, welcher die Verbindungsflecken bildet, durch Wärme gehärtet. Damit ist ein sogenannter Flip-Chip-Bondierungsprozeß beendet. Durch den Flip-Chip-Bondierungsprozeß wird der Halbleiterchip 8 auf der Platine 7 vom Harz- Typ gesichert, und sie werden elektrisch verbunden. Wenn sich die Platine 7 vom Harz-Typ in dem Verbindungsprozeß der Verbindungsabschnitte verziehen könnte, wird eine geeignete Menge (beispielsweise 0,1 mm³ oder weniger) von wärmehärtendem Harz (Bondierungswirkstoff vom wärmehärtenden Typ) vorzugsweise auf einen von Verbindungsflecken freien Abschnitt beschichtet. In diesem Fall sollte, wenn der Flip-Chip-Bondierungsprozeß durchgeführt wird, das Harz durch Wärme ausgehärtet werden.
  • Danach wird ein Versiegelungsprozeß durch Verwenden eines Siegelharzes durchgeführt. Ein Siegelharz wird in einen Raumabschnitt, der zwischen der unteren Oberfläche des Halbleiterchips 8 und der oberen Oberfläche der Platine vom Harz-Typ gebildet ist, durch Kapillarwirkung gefüllt. In dem selektiven Harzprozeß wird der Raumabschnitt zufriedenstellend mit dem Harz gefüllt, und ein Teil davon sollte auf den Seitenoberflächen des Halbleiterchips 8 gebildet werden. Nachdem der Harzprozeß durchgeführt ist, wird der eingefüllte Harz durch Hitze oder ähnliches gehärtet (verfestigt). Damit ist die in Fig. 3 gezeigte Halbleiterpackung gebildet. Der Halbleiterchip 8 der Halbleiterpackung ist auf der Oberfläche der Platine 7 vom Harz-Typ mit der eingefüllten Harzschicht 11 gesichert. Zusätzlich wird der Halbleiterchip 8 von der Platine 7 vom Harz-Typ durch die Harzschicht 11 isoliert. Auf der anderen Seite ist die Oberfläche der Halbleiterpackung gut geschützt, obwohl die obere Oberfläche des Halbleiterchips 8 der Außenseite ausgesetzt ist, da Silicium, welches den Halbleiterchip 8 bildet, fest und hart ist. Experimentelle Ergebnisse zeigen, daß ein Problem der Zuverlässigkeit oder ähnliches der Halbleiterpackung nicht auftritt.
  • In einem weiteren Beispiel wird ein Halbleiterchip 8 vorbereitet. Verbindungshöcker (100 um hoch) werden auf einer Elektrodenfleckoberfläche (100 · 100 um) des Halbleiterchips 8 durch selektives Plattierungslot (beispielsweise 63Sn-37Pb) oder Verdampfungslot mit einer Lötmaske gebildet. Zusätzlich wird eine Platine 7 vom Harz-Typ vorbereitet. Verbindungsflecken werden auf einer Hauptoberfläche der Platine 7 vom Harz-Typ durch Siebdrucken von Lotkleber gebildet. Durch ein Flip-Chip-Bonder wird der Halbleiterchip 8 mit einer ersten Hauptoberfläche der Platine 7 vom Harz-Typ ausgerichtet und dann vorübergehend gesichert. Danach wird die resultierende Struktur in einen Schmelzofen geladen. In dem Schmelzofen wird die resultierende Struktur bei einer Temperatur gleich oder höher als eine Lotschmelztemperatur (183ºC) erwärmt, und dadurch wird der Halbleiterchip 8 auf dem Substrat 7 vom Harz-Typ gesichert.
  • Danach wird unter der gleichen Bedingung wie in der ersten Ausführungsform ein Harz selektiv in einen Raumabschnitt gefüllt, der zwischen dem Halbleiterchip 8 und der Platine 7 vom Harz-Typ gebildet ist. Damit ist eine Halbleiterpackung gefertigt. Wie mit der ersten Ausführungsform, ist die Halbleiterpackung gemäß der zweiten Ausführungsform dünn und kompakt aufgebaut und weist eine hohe Zuverlässigkeit und Ausbeute auf.
  • In Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung wird eine Platine 7 vom Harz-Typ (oder eine Platine vom Aluminium-Typ oder eine Platine vom Aluminiumnitrid-Typ) vorbereitet. Auf einer ersten Hauptoberfläche der Platine 7 vom Harz-Typ wird eine Verdrahtungsschaltung zum Befestigen eines Flip-Chips mit Verbindungsflecken, die aus Gold zusammengesetzt sind, gebildet. Auf einer zweiten Hauptoberfläche der Platine 7 vom Harz-Typ werden externe Verbindungsanschlüsse vom flachen Typ mit konstanten Teilungen in einer Rasterform gebildet. Zusätzlich wird ein Halbleiterchip 8 vorbereitet. Auf einer Elektrodenfleckoberfläche des Halbleiterchips 8 werden Goldhöcker (30 um hoch, 100 um lang und 100 um breit) durch ein Elektroplattierungsverfahren (oder ein Ball- Bondierungsverfahren) gebildet. Danach werden auf der Druckoberfläche eines Flip-Chip-Bonders die Platine 7 vom Harz-Typ und der Halbleiterchip 8 zueinander ausgerichtet und plaziert. In diesem Fall wird die Platine 7 vom Harz-Typ mit Vakuum angesaugt, um die Platine 7 vom Harz-Typ so am Verziehen zu hindern. Danach werden die Goldhöcker der Elektrodenfleckoberfläche des Halbleiterchips 8 mit den Goldverbindungsflecken der Platine 7 vom Harz-Typ ausgerichtet. In diesem Zustand wird eine Last (Druck) von der Oberseite des Halbleiterchips 8 aufgebracht, um so die Goldverbindungsflecken und die Verbindungsabschnitte der Goldhöcker zu kontaktierten.
  • Danach wird, während der Druck aufgebracht wird, unter der gleichen Bedingung wie jener der ersten Ausführungsform, ein Siegelharz selektiv in einen Raum gefüllt, der zwischen der Platine 7 vom Harz-Typ und dem Halbleiterchip 8 gebildet ist. In dem Harzeinfüllprozeß wird die Kapillarwirkung beschleunigt, wenn die Temperatur geeignet erhöht wird, wodurch das Harz leicht in den Raum gefüllt wird. Nachdem der Harzeinfüllprozeß beendet ist, wird, während eine Last auf beispielsweise den Halbleiterchip 8 aufgebracht wird, der Heizprozeß durchgeführt, um so das eingefüllte Harz zu härten. Damit ist eine Halbleiterpackung gefertigt. In der Halbleiterpackung werden die Verbindungsabschnitte (Verbindungsflecken und die Goldhöcker) vom Verrücken abgehalten. Auf der anderen Seite wird der Halbleiterchip 8, während die Verbindungsabschnitte kontaktiert werden, auf der Platine 7 vom Harz-Typ gesichert.
  • In dieser Ausführungsform wird, als die Platine 7, eine Platine vom Harz-Typ verwendet. Die vorliegende Erfindung ist jedoch nicht auf einen derartigen Aufbau beschränkt. Statt dessen sind innerhalb des Umfangs und Grundgedankens der vorliegenden Erfindung verschiedene Modifikationen verfügbar. Beispielsweise kann anstelle der Platine vom Harz-Typ eine Platine vom Aluminium-Typ oder eine Platine vom Aluminiumnitrid-Typ verwendet werden. Zusätzlich kann die Größe der Platine entsprechend der Größe eines zu befestigenden Halbleiterchips variieren.
  • Die Verbindungsanschlüsse vom flachen Typ, die auf der rückwärtigen Oberfläche der Platine mit konstanten Teilungen in einer Rasterform gebildet werden, können wie in den Fig. 5 bis 13 gezeigt angeordnet werden. In Fig. 5 ist die äußere Toleranz der externen Verbindungsanschlüsse relativ groß. In den Fig. 6 und 7 werden die äußeren Verbindungsanschlüsse anderswo als im zentralen Abschnitt der Platine gebildet. In den Fig. 8, 9 und 10 werden die externen Verbindungsanschlüsse in dem zentralen Abschnitt der Platine gebildet, und externe Blind-Verbindungsanschlüsse 9' werden an den Eckabschnitten der Platine gebildet. In Fig. 11 werden die externen Verbindungsanschlüsse an den zentralen Abschnitten und einem Eckabschnitt der Platine gebildet. In den Fig. 12 und 13 werden die externen Verbindungsanschlüsse an dem zentralen Abschnitt der Platine als Blöcke und an den Eckabschnitten der Platine gebildet. Mit anderen Worten, die externen Verbindungsanschlüsse vom flachen Typ werden mit konstanten Teilungen in einer Rasterform gebildet. Jedoch kann, abhängig von der Anzahl der externen Verbindungsanschlüsse, deren Anordnung frei gewählt werden. Wenn die Höhe der rückwärtigen Oberfläche der Platine konstant gehalten wird, kann die Zuverlässigkeit der Verbindungen weiter verbessert werden. Wenn die externen Blind-Verbindungsanschlüsse 9' in Bereichen gebildet werden, die frei von den externen Verbindungsanschlüssen sind (diese Bereiche schließen zumindest Eckabschnitte ein), können, da die Höhe der rückwärtigen Oberfläche der Platine konstant gehalten wird, die externen Verbindungsanschlüsse 9 gleichmäßig mit der Platine kontaktiert werden. Solange die externen Verbindungsanschlüsse vom flachen Typ mit konstanten Teilungen in einer Rasterform gebildet sind, kann der Halbleiterchip durch einen Standard-Halbleitersockel getestet werden. Mit anderen Worten kann, da die Anschlußstifte mit konstanten Teilungen in einer Rasterform gebildet sind und ein Standard- Halbleitersockel mit Anschlußstiften eine Elastizität aufweist, die Halbleiterpackung getestet werden. Die externen Blind-Verbindungsanschlüsse 9' können außerhalb der Rasteranordnung mit konstanten Teilungen gebildet werden.
  • Gemäß dem Aufbau der oben beschriebenen Halbleiterpackung kann, wenn die Dicke der Platine 7 in dem Bereich von 0,2 bis 0,25 mm ist, die Dicke des Halbleiterchips in dem Bereich vom 0,25 bis 0,3 mm ist und die Lücke zwischen der Platine 7 und dem Halbleiterchip 0,03 mm beträgt, eine Halbleiterpackung mit einer Dicke von 0,5 bis 0,6 mm ausgeführt werden.
  • Wie oben beschrieben, kann, gemäß der Halbleiterpackung der vorliegenden Erfindung, da eine sogenannte Gießharzschicht weggelassen wird, zumindest dessen Dicke reduziert werden. Zusätzlich kann, da die Zuverlässigkeit der Eigenschaften und die Funktionen der Halbleiterpackung verbessert werden, die Halbleiterpackung geeignet für einen funktionellen Teil einer portablen Vorrichtung, wie einer Vorrichtung vom Karten-Typ, verwendet werden. Da die Dicke der Halbleiterpackung reduziert werden kann, kann die Platine vom Harz-Typ und der darauf befestigte Halbleiterchip (IC-Chip) von einer Vielzahl von Typen gewählt werden. Damit können, da die Eigenschaften und Funktionen in weitem Rahmen gewählt werden können, die Anwendungen der Halbleiterpackung gemäß der vorliegenden Erfindung erweitert werden. Zusätzlich können sie, da die externen Verbindungsanschlüsse auf der rückwärtigen Oberfläche der Platine mit konstanten Teilungen in einer Rasterform gebildet sind, elektrisch verbunden werden, solange die Verbindungsanschlüsse eines Halbleitersockels und einer Befestigungsplatine mit derartigen konstanten Teilungen in einer derartigen Rasterform gebildet sind.
  • Wenn ein Halbleiterchip entsprechend dem herkömmlichen Drahtbondierungsprozeß verbunden wird, werden die Positionen der Elektrodenflecken nicht frei gewählt. Auf der anderen Seite können, gemäß der Halbleiterpackung der vorliegenden Erfindung, die Positionen der Elektrodenflecken des Halbleiterchips frei gewählt werden. Sogar wenn die Halbleiterpackung mit Harz versiegelt worden ist, da ein Halbleiterchip darin eingebrannt werden kann. Damit ist, durch Befestigen der Halbleiterpackung auf einer Platine oder ähnlichem, eine Reparaturarbeit für einen defekten Chip nicht notwendig. Damit kann eine Schaltungsvorrichtung mit einer hohen Zuverlässigkeit ausgeführt werden. Folglich kann die Halbleiterpackung gemäß der vorliegenden Erfindung das Designkonzept von Halbleiterchips in revolutionärer Weise ändern.
  • Zusätzlich kann, gemäß dem Fertigungsverfahren zum Fertigen einer Halbleiterpackung der vorliegenden Erfindung, eine Halbleiterpackung mit den oben beschriebenen ausgezeichneten Funktionen mit einer hohen Ausbeute quantitativ gefertigt werden. Damit stellt das Fertigungsverfahren gemäß der vorliegenden Erfindung viele praktische Vorteile, zusammen mit geringen Kosten, bereit.

Claims (8)

1. Halbleiterpackung, die durch einen Einbrenn-Testsockel mit Testelektroden, die mit konstanten Teilungen in einer Rasterform gebildet sind, getestet werden kann, umfassend:
eine Verdrahtungsplatine (7) mit einer ersten Fläche und einer zweiten Fläche, wobei die Platine Verbindungsflecken auf der ersten Fläche gegenüber von Elektrodenflecken eines mit der Fläche nach unten befestigten Halbleiterchips (8), externe Verbindungsanschlüsse (10) vom flachen Typ auf der zweiten Fläche aufweist, und zumindest einer der externen Verbindungsanschlüsse (10) vom flachen Typ mit den Verbindungsflecken verbunden ist; und
eine Siegelharzschicht (11), die zwischen dem Halbleiterchip und der Platine eingefüllt ist;
dadurch gekennzeichnet, daß die Halbleiterpackung ferner aufweist:
Blindanschlüsse (9'), die auf der zweiten Fläche der Verdrahtungsplatine (7) gebildet sind;
wobei die externen Verbindungsanschlüsse (10) vom flachen Typ entsprechend der gewählten Rasterpunkte des Rasters des Testsockels gebildet sind, die Blindanschlüsse (9') in zumindest den Eckabschnitten der zweiten Fläche der Verdrahtungsplatine gebildet sind, wobei die Blindanschlüsse gebildet sind, um die Höhe der rückwärtigen Oberfläche der Platine konstant zu halten.
2. Halbleiterpackung nach Anspruch 1, dadurch gekennzeichnet, daß das Raster so angeordnet ist, daß es den folgenden Gleichungen genügt:
m = INT[(h - 2 * f)/a] + 1
n = INT[(v - 2 * f)/a] + 1
wobei h die Breite der Platine (7) darstellt; v die Länge der Platine darstellt; a die Teilung des Rasters darstellt; f die Entfernung zwischen der Mitte jeder der äußersten externen Verbindungsanschlüsse (10) und der entsprechenden Kante der Platine (7) darstellt; m die Anzahl der externen Verbindungsanschlüsse (10) darstellt.
3. Halbleiterpackung nach Anspruch 1, dadurch gekennzeichnet, daß die Anzahl der Rasterpunkte größer als die Anzahl der externen Verbindungsanschlüsse (10) vom flachen Typ ist und die externen Verbindungsanschlüsse (10) vom flachen Typ in einer Matrix auf der zweiten Fläche der Verdrahtungsplatine gebildet sind.
4. Halbleiterpackung nach Anspruch 1, dadurch gekennzeichnet, daß zumindest ein Blindanschluß (9') in den Rasterpunkten gebildet ist, wo die externen Verbindungsanschlüsse (10) vom flachen Typ nicht gebildet sind.
5. Halbleiterpackung nach Anspruch 4, dadurch gekennzeichnet, daß die Blind- Verbindungsanschlüsse (9') an den Ecken des Rasters gebildet sind.
6. Halbleiterpackung nach Anspruch 1, dadurch gekennzeichnet, daß die Blind- Verbindungsanschlüsse (9') versetzt von den Rasterpunkten gebildet sind.
7. Halbleiterpackung nach Anspruch 1, dadurch gekennzeichnet, daß die Verbindungsflecken der Platine (7) angeordnet sind, um so den Elektrodenflecken des Halbleiterchips gegenüberzuliegen, und die Verdrahtung der Platine (7) ein Übergangsmittel zum Verbinden der Verbindungsflecken und der externen Anschlüsse (10) vom flachen Typ umfaßt.
8. Halbleiterpackung nach Anspruch 1, ferner aufweisend leitende Höcker, die zwischen den Elektrodenflecken des Halbleiterchips (8) und den Verbindungsflecken der Platine (7) liegen, und Durchlöchern der Verdrahtungsplatine, die mit den Verbindungsflecken verbunden sind, wobei die Verbindungspunkte der Höcker und die Verbindungsflecken von den Verbindungspunkten der Verbindungsflecken mit den Durchlöchern (9) versetzt sind.
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