JP2959480B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、樹脂封止型の半導体装
置及びその製造方法に関し、特に電源配線及び信号配線
のインダクタンス、キャパシタンス及び抵抗を低減する
ことにより、高集積・高速の半導体素子を基板に搭載す
ることができる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】半導体素子の高集積化に伴い、半導体素
子を搭載する集積回路用パッケージの多ピン化が急速に
進んでいる。例えば、パッケージの外周部に沿って外部
リードを配置するクワッド・フラット・パッケージ（Ｑ
ＦＰ）では、外部リードのピッチが０．６５ｍｍから
０．５ｍｍ〜０．４ｍｍに縮小されている。このＱＦＰ
では、ピン数が増加すると、ピン間のピッチが狭くなる
ので、４００ピン程度が多ピン化の限界となっている。
一方、近年の半導体素子の高集積化・高機能化により、
５００ピン以上の半導体素子のパッケージが求められる
ようになっている。
【０００３】そこで、このような要請に対応することが
できる集積回路用パッケージとして、外部との接続部を
パッケージの裏面全体に配置することができるボール・
グリット・アレイ（ＢＧＡ）パッケージが開発され、実
用化されている。
【０００４】ＢＧＡパッケージ構造を有する半導体装置
は、例えば、特開平７−３２１２４６号公報や特開平７
−２４５３６０号公報等に開示されているが、基本的に
は図５に示すような構造をしている。すなわち、ガラス
エポキシ樹脂等の基板５の表面には、表面信号配線１ａ
と半導体素子搭載部４とが設けられ、基板５の裏面に
は、裏面信号配線１ｂ及びグランド（ＧＮＤ）配線１ｃ
が設けられる。裏面信号配線１ｂは、格子状に配列され
た外部接続端子である半田ボール３と電気的に接続され
る。また、基板５には、表面と裏面とを連通するスルー
ホール２が半導体素子搭載部４から間隔を隔てた位置に
形成される。
【０００５】ＢＧＡパッケージ構造を有する半導体装置
を製造する場合には、基板５の半導体素子搭載部４上に
マウント材（図示せず）を介して半導体素子８を搭載
し、半導体素子８の電極と基板の表面信号配線１ａの間
を金属細線であるワイヤ９で接続する。次いで、半導体
素子８及び金属細線９を含む主要部がトランスファーモ
ールド法により、封止樹脂１０により封止される。
【０００６】このようなＢＧＡパッケージ構造を有する
半導体装置は、基板の裏面全体を外部接続領域として使
用できるので、ＱＦＰに比べ、パッケージを小型化で
き、半導体装置の多ピン化にも対応することができる。
【０００７】特開平７−３２１２４６号公報では、パッ
ケージの反り等の変形を抑えるため、透孔を形成したプ
レートが封止樹脂の表面に基板と対向するように固着さ
れている半導体装置が開示されている。
【０００８】また、特開平７ー２４５３６０号公報で
は、半導体チップ下面と樹脂系基板上面との間隙部に、
その間隙部の一端側からいわゆる毛細管現象を利用して
封止樹脂を流し込む封止樹脂の充填方法が開示されてい
る。
【０００９】
【発明が解決しようとする課題】従来のＢＧＡパッケー
ジ構造を有する半導体装置では、基板５の表面信号配線
１ａと裏面信号配線１ｂを電気的に接続するためのスル
ーホール２は、トランスファーモールド領域外に形成さ
れている。これは、トランスファーモールド領域内にス
ルーホール２を形成すると、トランスファーモールドの
際に、封入樹脂１０がスルーホール２内に充填されてし
まい、封入樹脂１０がスルーホール２を通過して、基板
５の裏面を覆ってしまったり、スルーホール２の電気的
接続を切断してしまう等の問題が生じるためである。
【００１０】このように、スルーホール２はトランスフ
ァーモールド領域外の基板５に形成されているので、基
板５の表面信号配線１ａと裏面信号配線１ｂは、トラン
スファーモールド領域外のスルーホール２を介して迂回
して電気的に接続されることとなる。その結果、電源配
線及び信号配線のインダクタンス、キャパシタンス、抵
抗が増加し、半導体素子、半導体装置の性能が低化する
といった不具合があった。
【００１１】また、封入方法として、特開平７ー２４５
３６０号公報に示すように、フリップチップ実装を行う
場合に、毛細管現象を利用した封止樹脂の充填方法を用
いることも可能であるが、汎用チップを搭載し、ワイヤ
ーボンディング法を用いた金属細線によって電気的な接
続を行う汎用のＢＧＡパッケージ及び製造方法に適用す
ることは困難である。
【００１２】本発明は、上記問題点に鑑みてなされたも
のであり、電源配線及び信号配線のインダクタンス、キ
ャパシタンス、抵抗を低減し、高集積・高速の半導体素
子を搭載することができる半導体装置及びその製造方法
を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明の半導体装置は、
表面に半導体素子を搭載する基板と、その基板の表面と
裏面とを連通して形成されるスルーホールと、そのスル
ーホールを介して前記半導体素子と電気的に接続され、
前記基板の裏面に設けられる外部接続端子と、前記スル
ーホールの開口部上に載置される平板からなるカバー
と、そのカバーの表面を封止する封止樹脂と、を有し、
前記スル−ホ−ルは全て前記封止樹脂内部に位置するこ
とを特徴とするものである。
【００１４】スルーホールは、半導体素子の搭載部分近
傍に形成されるのが好ましい。
【００１５】カバーは、半導体素子の搭載部分に対応す
る位置に切欠部が形成されていてもよい。また、カバー
は、表面を絶縁処理した金属板であり、例えば、表面に
アルマイト処理を施し絶縁処理したアルミニウム板であ
る。
【００１６】本発明の半導体装置の製造方法は、（１）
表面と裏面とを連通するスルーホールが形成された基板
に半導体素子を搭載する工程と、（２）前記スルーホー
ルを介して前記半導体素子と前記基板の裏面に設けられ
る外部接続端子とを電気的に接続する工程と、（３）前
記スルーホールの開口部上に平板からなるカバーを載置
する工程と、（４）前記スル−ホ−ルが全て封止樹脂の
内部に位置するように前記カバーの表面を封止樹脂で封
止する工程と、を有し、（１）から（４）の順序で行う
ことを特徴とするものである。
【００１７】本発明によれば、スルーホールがカバーに
よって塞がれることにより、トランスファーモールド工
程において、封入樹脂がスルーホール内に入り込むこと
がないので、スルーホールを基板の所望の位置に形成す
ることができる。特に、スルーホールが、半導体素子の
搭載部分近傍に形成されている場合には、基板の表面及
び裏面の電源配線及び信号配線を最短距離で接続するこ
とができる。また、本発明の半導体装置は、従来の基板
製造、組立工程を変更することなく製造できる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図１
から図４を参照しながら説明する。但し、従来と同一に
相当する部分は同一符号を附して、その説明を省略す
る。
【００１９】本発明に係る半導体装置は、ＢＧＡパッケ
ージ構造を有するものであり、図１に示すように、ガラ
スエポキシ樹脂等の基板５を有する。基板５の表面に
は、表面信号配線１ａと半導体素子搭載部４とが設けら
れ、基板５の裏面には、裏面信号配線１ｂ及びグランド
（ＧＮＤ）配線１ｃが設けられる。裏面信号配線１ｂ
は、格子状に配列された外部接続端子である半球形の半
田ボール３と電気的に接続される。また、基板５には、
表面と裏面とを連通するスルーホール２が半導体素子搭
載部４の近傍に形成される。
【００２０】基板５の表面の半導体素子搭載部４上には
半導体素子８が搭載され、ワイヤボンディングにより、
半導体素子８の電極と表面信号配線１ａとが金属細線で
あるワイヤ９によって電気的に接続される。
【００２１】本発明の半導体装置はさらに、基板５に形
成されたスルーホール２の基板表面側の開口部２ａを塞
ぐカバー６を有する。図２に示すように、カバー６は、
半導体素子８が搭載される中央部分に切欠部６ａが形成
される平板であり、このカバー６によって、充填される
封入樹脂１０がスルーホール２内に入り込むのを防止す
る。また、カバー６が基板５と接合する裏面には、トラ
ンスファー封入温度で硬化する例えばポリイミド系の接
着剤７が塗布される。カバー６の材質としては、ガラス
エポキシ基板５と同一の材質を使用してもよい。
【００２２】本発明の半導体装置を製造する場合には、
まず、基板５の半導体素子搭載部４上にマウント材（図
示せず）を介して半導体素子８を搭載する。次いで、半
導体素子８の電極と基板５の表面信号配線１ａの間をワ
イヤ９で接続する。
【００２３】次いで、カバー６の裏面に接着材７を塗布
し、カバー６の裏面と基板５の表面とを接着し、スルー
ホール２の基板表面側の開口部２ａをカバー６で塞ぐ。
次いで、基板５は、図３に示すように上下の金型１１，
１１間にセッティングされ、トランスファーモールド法
により、封止樹脂１０で封止される。このとき、スルー
ホール２の基板表面側の開口部２ａがカバー６によって
塞がれているので、上下の金型１１，１１間に充填され
た封入樹脂１０がスルーホール２内に入り込むことはな
い。
【００２４】このようにして封止樹脂１０がカバー６の
表面を含む部分を被覆して、基板５の表裏面に配線した
信号配線１ａ，１ｂが接続された半導体装置が完成す
る。
【００２５】本発明によれば、スルーホール２がカバー
６によって塞がれることにより、トランスファーモール
ド工程において、封入樹脂１０がスルーホール２内に入
り込むことがないので、スルーホール２を所望の位置に
形成することができる。特に、スルーホール２が、半導
体素子搭載部４の近傍に形成されている場合には、基板
５の表面及び裏面の信号配線１ａ，１ｂを最短距離で接
続することができる。その結果、本発明に係る半導体装
置は、電源配線及び信号配線のインダクタンス、キャパ
シタンス、及び抵抗を低減することができ、半導体素子
の高集積化・高速化に対応することが可能になる。
【００２６】また、本発明の半導体装置は、従来の基板
製造、組立工程を変更することなく、製造できるので、
生産性にも優れている。
【００２７】図４は、本発明の変形例を示す断面図であ
る。この変形例では、切欠部を有するカバーとして、表
面を絶縁処理した金属板、例えば、表面にアルマイト処
理を施し絶縁処理したアルミニウム板１６が用いられて
いる。このような絶縁処理したアルミニウム板１６を用
いることにより、パッケージの熱伝導率を改善すること
が可能となるため、パッケージの熱抵抗を従来のＢＧＡ
パッケージ構造よりも３０〜４０％低減することができ
る。
【００２８】なお本発明は、上記実施の形態に限定され
ることはなく、特許請求の範囲に記載された技術的事項
の範囲内において、種々の変更が可能である。
【００２９】
【発明の効果】本発明によれば、スルーホールがカバー
によって塞がれることにより、トランスファーモールド
工程において、封入樹脂がスルーホール内に入り込むこ
とがないので、スルーホールを所望の位置に形成するこ
とができる。特に、スルーホールが、半導体素子の搭載
部分近傍に形成されている場合には、基板の表面及び裏
面の電源配線及び信号配線を最短距離で接続することが
できる。その結果、本発明に係る半導体装置は、電源配
線及び信号配線のインダクタンス、キャパシタンス、及
び抵抗を低減することができ、半導体素子の高集積化・
高速化に対応することが可能になる。
【００３０】また、本発明の半導体装置は、従来の基板
製造、組立工程を変更することなく、製造できるので、
生産性にも優れている。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の断面図である。
【図２】本発明に係る半導体装置の一部断面斜視図であ
る。
【図３】本発明に係る半導体装置の製造工程の一部を示
す断面図である。
【図４】本発明の変形例を示す半導体装置の断面図であ
る。
【図５】従来の半導体装置を示す断面図である。
【符号の説明】
１ａ：表面信号配線 １ｂ：裏面信号配線 １ｃ：グランド（ＧＮＤ）配線 ２：スルーホール ２ａ：開口部 ３：半田ボール（外部接続端子） ４：半導体素子搭載部 ５：基板 ６：カバー ６ａ：切欠部 ７：接着剤 ９：ワイヤ １０：封止樹脂 １１：金型 １６：表面を絶縁処理したアルミニウム板

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】表面に半導体素子を搭載する基板と、 その基板の表面と裏面とを連通して形成されるスルーホ
    ールと、 そのスルーホールを介して前記半導体素子と電気的に接
    続され、前記基板の裏面に設けられる外部接続端子と、 前記スルーホールの開口部上に載置される平板からなる
    カバーと、 そのカバーの表面を封止する封止樹脂と、 を有し、前記スル−ホ−ルは全て前記封止樹脂内部に位
    置することを特徴とする半導体装置。
  2. 【請求項２】前記スルーホールは、半導体素子の搭載部
    分近傍に形成されることを特徴とする請求項１に記載の
    半導体装置。
  3. 【請求項３】前記カバーは、半導体素子の搭載部分に対
    応する位置に切欠部が形成されていることを特徴とする
    請求項１又は２に記載の半導体装置。
  4. 【請求項４】前記カバーは、表面を絶縁処理した金属板
    であることを特徴とする請求項１乃至３のいずれか１つ
    の項に記載の半導体装置。
  5. 【請求項５】前記カバーは、表面にアルマイト処理を施
    し絶縁処理したアルミニウム板であることを特徴とする
    請求項４に記載の半導体装置。
  6. 【請求項６】表面に半導体素子を搭載する基板と、 その基板の表面と裏面とを連通して形成される複数のス
    ルーホールと、 そのスルーホールを介して前記半導体素子と電気的に接
    続され、前記基板の裏面に設けられる外部接続端子と、 前記複数のスルーホールの開口部上に載置され、前記半
    導体素子の搭載部分に対応する位置に切欠部が形成され
    た平板からなるカバーと、 そのカバーの表面を封止する封止樹脂と、 を有し、前記複数のスル−ホ−ルは全て前記封止樹脂内
    部に位置することを特徴とする半導体装置。
  7. 【請求項７】 （１）表面と裏面とを連通するスルーホールが形成され
    た基板に半導体素子を搭載する工程と、 （２）前記スルーホールを介して前記半導体素子と前記
    基板の裏面に設けられる外部接続端子とを電気的に接続
    する工程と、 （３）前記スルーホールの開口部上に平板からなるカバ
    ーを載置する工程と、 （４）前記スル−ホ−ルが全て封止樹脂の内部に位置す
    るように前記カバーの表面を封止樹脂で封止する工程
    と、 を有し、（１）から（４）の順序で行うことを特徴とす
    る半導体装置の製造方法。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0525602A (ja) * 1991-07-17 1993-02-02 Nippon Steel Corp メツキ密着性に優れたアルミニウムメツキオーステナイト系ステンレス鋼板の製造法
JP3602968B2 (ja) * 1998-08-18 2004-12-15 沖電気工業株式会社 半導体装置およびその基板接続構造
JP2000294894A (ja) * 1998-12-21 2000-10-20 Seiko Epson Corp 回路基板およびその製造方法ならびに回路基板を用いた表示装置および電子機器
US6954362B2 (en) * 2001-08-31 2005-10-11 Kyocera Wireless Corp. System and method for reducing apparent height of a board system
TWI239080B (en) * 2002-12-31 2005-09-01 Advanced Semiconductor Eng Semiconductor chip package and method for the same
EP1601017A4 (en) * 2003-02-26 2009-04-29 Ibiden Co Ltd MULTILAYER PRINTED PCB
EP2007180A4 (en) * 2006-03-14 2011-03-23 Sharp Kk PCB, ELECTRONIC CIRCUIT ARRANGEMENT AND DISPLAY
US8188379B2 (en) * 2008-07-04 2012-05-29 Unimicron Technology Corp. Package substrate structure
JP5236377B2 (ja) * 2008-07-16 2013-07-17 シャープ株式会社 半導体装置および表示装置
US8207453B2 (en) * 2009-12-17 2012-06-26 Intel Corporation Glass core substrate for integrated circuit devices and methods of making the same
US9420707B2 (en) 2009-12-17 2016-08-16 Intel Corporation Substrate for integrated circuit devices including multi-layer glass core and methods of making the same
JP2013125765A (ja) * 2011-12-13 2013-06-24 Elpida Memory Inc 半導体装置
US9445496B2 (en) 2012-03-07 2016-09-13 Intel Corporation Glass clad microelectronic substrate
US9001520B2 (en) * 2012-09-24 2015-04-07 Intel Corporation Microelectronic structures having laminated or embedded glass routing structures for high density packaging

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS582054A (ja) * 1981-06-26 1983-01-07 Fujitsu Ltd 半導体装置
FR2556503B1 (fr) * 1983-12-08 1986-12-12 Eurofarad Substrat d'interconnexion en alumine pour composant electronique
JPS63118241A (ja) * 1986-11-07 1988-05-23 Kanegafuchi Chem Ind Co Ltd 電気用積層板の連続製造方法
JPS63131593A (ja) * 1986-11-20 1988-06-03 日本電気株式会社 厚膜回路基板
US5216278A (en) * 1990-12-04 1993-06-01 Motorola, Inc. Semiconductor device having a pad array carrier package
JPH0566996A (ja) * 1991-09-06 1993-03-19 Shikoku Nippon Denki Software Kk キヤツシユ制御方式
US5563446A (en) * 1994-01-25 1996-10-08 Lsi Logic Corporation Surface mount peripheral leaded and ball grid array package
JPH07245360A (ja) * 1994-03-02 1995-09-19 Toshiba Corp 半導体パッケージおよびその製造方法
JPH07321246A (ja) * 1994-05-19 1995-12-08 Shinko Electric Ind Co Ltd 半導体装置
US5468999A (en) * 1994-05-26 1995-11-21 Motorola, Inc. Liquid encapsulated ball grid array semiconductor device with fine pitch wire bonding
FR2723257B1 (fr) * 1994-07-26 1997-01-24 Sgs Thomson Microelectronics Boitier bga de circuit integre
US5808873A (en) * 1997-05-30 1998-09-15 Motorola, Inc. Electronic component assembly having an encapsulation material and method of forming the same

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