KR100381836B1 - 반도체패키지 - Google Patents
반도체패키지 Download PDFInfo
- Publication number
- KR100381836B1 KR100381836B1 KR1019960065237A KR19960065237A KR100381836B1 KR 100381836 B1 KR100381836 B1 KR 100381836B1 KR 1019960065237 A KR1019960065237 A KR 1019960065237A KR 19960065237 A KR19960065237 A KR 19960065237A KR 100381836 B1 KR100381836 B1 KR 100381836B1
- Authority
- KR
- South Korea
- Prior art keywords
- lead
- semiconductor chip
- leads
- semiconductor package
- semiconductor
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Abstract
본 발명은 반도체 패키지에 관한 것으로, 다수의 입/출력 패드가 형성된 반도체 칩과, 상기 반도체 칩을 저면에서 지지하는 섭스트레이트와, 상기 섭스트레이트의 사각 둘레에 다수 접착된 제 2 리드와, 상기 제 2 리드와 반도체 칩의 입/출력 패드를 접속시키는 전도성 와이어와, 상기 섭스트레이트의 저면에 접착된 제 3 리드와, 상기 제 2 리드의 상면에 접착된 제 1 리드와, 상기 반도체 칩, 전도성 와이어, 제 2 리드의 일부를 외부의 환경으로 부터 보호하기 위해 봉지한 봉지재로 이루어 짐으로서 반도체 패키지의 부피를 최소화하여 실장 밀도를 극대화 하고, 열방출 능력 및 전기적 성능을 대폭 향상시키고 다층 반도체 패키지의 구조를 마련할 수 있는 반도체 패키지.
Description
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게 설명하면 반도체 패키지의 부피를 최소화하여 실장 밀도를 극대화 하고, 열방출 능력 및 전기적 성능을 대폭 향상시키고 다층 반도체 패키지의 구조를 마련할 수 있는 반도체 패키지에 관한 것이다.
종래의 일반적인 반도체 패키지는 도 1A 및 1B에 도시된 바와 같이 리드 프레임을 이용하여 제조된 QFP(Quad Flat Package)형 반도체 패키지이며 이의 구조를 간단히 설명하면 다음과 같다.
우선 도 1A 에 도시된 바와 같이 종래의 리드 프레임은 반도체 칩이 탑재되는 반도체 칩 탑재판(140')과, 상기 반도체 칩 탑재판(140')을 지지 및 고정시키는 다수개의 타이 바(110')와, 반도체 칩의 외부 단자인 각 입/출력 패드로부터 전도성 와이어에 의해 연결되는 다수의 내부 리드(130')와, 상기 내부 리드(130')로부터 연장되어 절곡되는 외부 리드(120')와, 상기 내부 리드(130')와 외부 리드(120')를 지지시켜 주고 봉지재를 이용한 몰딩 공정시 상기 봉지재가 외부 리드(120')로 넘쳐 흐르지 않토록 그 내부 리드 및 외부 리드에 직각으로 연결된 댐바(150')로 이루어져 있다.
이러한 리드 프레임을 이용한 종래의 반도체 패키지는 도 1B 에 도시된 바와 같이, 각종 전기 전자의 회로 소자 및 배선이 적층되고 다수의 입/출력 패드(240')가 그 표면에 형성된 반도체 칩(210')과, 상기 반도체 칩(210')이 접착제(290')에의해 부착 고정된 반도체칩 탑재판(140')과, 상기 반도체 칩 탑재판(140')을 지지 및 고정시키는 타이 바(도면에 도시되지 않음)와, 상기 반도체 칩(210')의 입/출력 단자인 입/출력 패드(240')와 내부 리드(130')를 전기적으로 연결시키는 전도성 와이어(230')와, 상기 반도체 칩(210'), 전도성 와이어(230'), 내부 리드(130')를 감싸는 봉지재(220')와, 상기 내부 리드(130')로 부터 연장되어 봉지재(220')의 외측면에 네 방향으로 뻗어나와 위치되어 외부 연결 단자(핀) 구실을 하는 다수의 외부 리드(120')로 구성되어 있다.
상기와 같은 구조의 반도체 패키지는 전원이 인가되어 작동시 상기 반도체 칩의 입/출력 패드, 전도성 와이어, 그리고 내, 외부 리드를 통하여 메인 보드에 형성된 또 다른 소자들과 입/출력 작용을 하게 되는 것이다.
그러나 종래 이러한 반도체 패키지는 반도체 칩의 크기에 비해 이것을 지지하는 리드 프레임 및 상기 반도체 칩과 리드 프레임을 감싸는 봉지재의 부피가 상대적으로 커서 그 반도체 패키지를 메인 보드에 실장시 실장 밀도를 감소시키며 메인 보드의 다른 전기 배선 및 소자의 실장 영역을 디자인할 때 많은 제한을 주고 있다. 또한 상기 반도체 패키지에서 메인 보드로의 신호 및 전력이 전달되는 총길이가 길기 때문에 전기적 인덕턴스, 신호 지연, 전기적 노이즈 등으로 인해 반도체칩의 전기적 성능을 떨어뜨리는 요인이 되고 있는 것이다. 한편 상기 반도체 패키지가 메인 보드에 실장되어 작동될 때 클럭수가 큰 주파수가 입력되어 사용되게 되던 상기 반도체 칩에서 다량이 열이 발생하게 되는데 이때 종래의 반도체 패키지는 반도체 칩의 부피에 비해 그를 감싸는 반도체 패키지의 크기가 상대적으로 크기 때문에 반도체 칩으로부터의 열을 효율적으로 외부로 방출하지 못하여 그 반도체 칩의 전기적 성능을 더욱 떨어뜨리며 심하면 반도체 패키지가 상기 열 효과 때문에 파손되는 문제도 발생된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 반도체 패키지의 부피를 최소화하여 실장 밀도를 극대화하며, 열방출 능력 및 전기적 성능을 대폭 향상시키고 다층 반도체 패키지의 구조를 마련할 수 있는 반도체 패키지에 관한 것이다.
도 1A 및 1B는 종래의 일반적인 리드 프레임과 이를 이용한 반도체 패키지를 도시한 평면도 및 단면도이다.
도 2A 내지 2C 는 본 발명의 제 1내지 제 3 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 3은 본 발명의 제 3 실시예에 의한 반도체 패키지에서 봉지재와 반도체 칩등을 생략하여 도시한 평면도이다.
도 4는 본 발명에 의한 반도체 패키지로서 다수의 반도체 패키지가 적층되어 사용된 것을 나타낸 단면도이다.
- 도면중 주요 부분에 대한 부호의 설명 -
100 ; 반도체 칩(Chip) 110 ; 입/출력 패드(Pad)
120 ; 전도성 와이어(Wire) 130 ; 섭스트레이트(Substrate)
141 ; 제 1 리드(Lead) 142 ; 제 2 리드
143 ; 제 3 리드 150 ; 비아(Via)
160 ; 테이프(Tape) 170 ; 범프(Bump)
180 ; 메인 보드(Main Board) 190 ; 봉지재
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 패키지는, 집적 회로가 형성되고 표면에는 다수의 입/출력 패드가 형성된 반도체 칩과, 상기 반도체 칩의 저면에 접착제로 접착되어 상기 반도체 칩을 지지하는 사각판 형상의 섭스트레이트와, 상기 섭스트레이트의 사각 둘레에 방사상으로 소정의 길이를 가지며 접착된 제 2 리드와, 상기 제 2 리드와 반도체 칩의 입/출력 패드가 전기적으로 도통되도록 접속된 전도성 와이어와, 상기 섭스트레이트의 저면 둘레에 그 반도체 칩으로 부터의 신호가 인출되도록 방사상으로 소정의 길이를 가지며 접착된 제 3 리드와, 상기 제 2 리드의 상면에 그 반도체 칩으로 부터의 신호가 인출되도록 소정의 두께를 갖는 접착 테이프로 접착된 제 1 리드와, 상기 반도체 칩, 전도성 와이어, 제 2 리드의 일부를 외부의 환경으로 부터 보호하기 위해 봉지한 봉지재를 포함하여 이루어진 것을 특징으로 한다.
여기서 상기 제 1 리드와 제 2 리드와 제 3 리드는 상호간에 전기적으로 도통되도록 그 리드들과 직각으로 비아를 형성하여 본 발명의 목적을 달성할 수도 있다. 또한, 상기 반도체 칩의 입/출력 패드에는 범프를 형성하여 플립 칩 형태로 제 2 리드에 전기적으로 접속하여 본 발명의 목적을 달성할 수도 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명에 의한 반도체 패키지를 용이하게 실시할 수 있을 정도로 첨부된 도면을 참조하여 본 발명의 가장 바람직한 실시예를 상세하게 설명하면 다음과 같다.
도 2A 내지 2C 는 본 발명의 제 1내지 제 3 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
먼저 본 발명의 제 1 실시예인 반도체 패키지의 구성은 집적 회로가 적층되고 그 표면에는 외부로 신호를 인출하고 전원을 공급하기 위해 다수의 입/출력 패드(110)가 형성된 반도체 칩(100)이 위치되어 있고, 상기 반도체 칩(100)의 저면부에는 접착제로서 접착되어 상기 반도체 칩(100)을 지지 및 고정시키는 사각판 형상의 섭스트레이트(130)가 위치되어 있다.
상기 반도체 칩(100) 저면의 섭스트레이트(130) 둘레상에는 그 외측을 향하여 다수의 제 2 리드(142)가 접착제로서 접착되어 있고, 상기 제 2 리드(142)와 반도체 칩(100)의 입/출력 패드(110)는 전기적으로 도통되어 각종 신호 및 전원이 공급되도록 전도성 와이어(120)로 접속되어 있다.
여기서 상기 섭스트레이트(130)는 얇은 플라스틱 판으로 제조하여, 상기 전도성 와이어(120)가 접속되는 제 2 리드(142)의 표면에는 금(Au), 은(Ag) 또는 니켈(Ni) 등으로 도금을 실시하여 그 전도성 와이어(120)가 접속이 잘 될 수 있도록 도모하고 있다. 또한 상기 전도성 와이어(120)는 금선(Au Wire) 또는 알루미늄선(Al Wire)으로 함으로서 전기 저항에 의한 신호 지연 및 열발생이 최소가 되도록 하였다.
한편 상기 섭스트레이트(130)의 저면 둘레에는 방사상으로 외측을 향하여 상기 섭스트레이트(130) 상의 반도체 칩(100)로부터의 신호를 인출하고 전원을 공급할 수 있도록 제 3 리드(143)가 접착되어 있고 또한 상기 제 2 리드(142)의 상면에도 상기 반도체 칩(100)로부터의 신호 및 전원 연결 단자가 되도록 소정의 두께를 갖는 접착 테이프(160)로서 제 1 리드(141)가 접착되어 있다. 즉 메인 보드(180)등으로의 입/출력 단자가 상기 제 1 리드(141)와 제 3 리드(143) 모두가 될 수 있도록 한 것이다.
여기서 상기 제 1 리드(141)와 제 2 리드(142) 사이의 접착 테이프(160)에는 비아(150)를 형성하여 상기 제 1 리드(141)와 제 2 리드(142)가 전기적으로 도통될 수 있도록 하였고, 상기 제 2 리드(142)와 제 3 리드(143) 사이의 섭스트레이트(130)에도 비아(150)를 형성하여 전기적으로 도통될 수 있도록 하였다. 상기 비아(150)는 상기 테이프(160) 및 섭스트레이트(130)를 관통시키고 그 관통된 자리에 금속성의 전도성 물질을 채움으로서 형성되는 것이다.
또한 상기 제 1 리드(141) 및 제 3 리드(143)의 바깥쪽 표면에는 메인 보드(180) 등에 실장시 그 실장이 용이하게 되도록 솔더 플레이팅을 실시하였다.
마지막으로, 상기 반도체 칩(100), 전도성 와이어(120), 제 2 리드(142)의일부는 외부의 습기, 먼지, 기계적, 전기적 환경으로 부터 보호하기 위해 봉지재(190)를 이용하여 봉지 하였으며, 상기 봉지재(190)는 몰딩 금형을 이용하여 봉지가 가능한 에폭시 몰딩 컴파운드 또는 상기 반도체 칩(100)의 상면에서 액체 형태로 분사하여 봉지할수 있는 액상 봉지재(190)를 이용하여 실시하였다.
다음으로 본 발명의 제 2 실시예에 의한 반도체 패키지는 상기 제 1 실시예와 형태가 비슷하나 상기 섭스트레이트(130)의 상부 전 영역에 걸쳐서 제 2 리드(142)를 접착제로 접착시켰고, 상기 제 2 리드(142) 상면에 반도체 칩(100)을 접착제를 이용하여 그대로 접착시킨 것이다.
한편 본 발명의 제 3 실시예에 의한 반도체 패키지는 반도체 칩(100)의 한 표면 전체에 배열되어 형성된 입/출력 패드(110)에 금(Au)을 이용하여 범프(170)를 형성하고, 상기 반도체 칩(100)의 범프(170)가 아래 방향을 향하도록 하여 저면의 섭스트레이트(130) 상에 접착된 제 2 리드(142)와 위치를 맞춘 후 그대로 접속한 플립 칩의 형태를 이용한 구조이다. 여기서도 제 1 실시예와 마찬가지로 상기 섭스트레이트(130) 저면의 사각 둘레에는 제 3 리드(143)를 접착하여 상기 제 2 리드(142)와 비아(150)로 연결하였고, 또한 상기 제 2 리드(142)의 상면에도 접착 테이프(160)를 이용하여 제 1 리드(141)가 접착되어 있으며 역시 비아(150)로서 제 1 리드(141)와 제 2 리드(142)가 연결된 구조를 함으로서 상기 제 1 리드(141) 및 제3 리드(143)가 메인 보드(180) 등으로의 입/출력 수단이 되도록 도모한 구조를 한다.
도 3 은 상기 제 3 실시예에 의한 반도체 패키지에서 봉지재와 반도체 칩 등을 생략하여 도시한 평면도로서, 저면의 섭스트레이트(130)상에는 복잡하게 형성된 다수의 제 2 리드(142)가 접착되어 있고, 상기 각각의 제 2 리드(142) 표면에는 반도체 칩(100)의 일표면에 어레이 형성된 입/출력 패드(110)에 융착된 다수의 범프(170)를 안착시켰다. 또한 전도성 와이어(120)를 접속하기 위한 영역이 제 2 리드(142)에 필요하지 않게 됨으로서 반도체 칩(100)의 크기가 섭스트레이트(130)의 크기와 비슷한 것을 사용할 수 있도록 한 것이다. 여기서 상기 제 2 리드(142) 상에 접착되는 테이프(160) 및 제 1 리드(141)도 역시 도시하지 않았다.
도 4 는 본 발명에 의한 반도체 패키지로서 다수의 반도체 패키지가 적층되어 사용된 것을 나타낸 단면도이다.
도시된 바와 같이 제 1 실시예에 의한 다수의 반도체 패키지를 구비하여 각각의 반도체 패키지중 제 3 리드(143)와 제 1 리드(141)를 솔더로 접속하는 방법으로 다수의 반도체 패키지를 적층하고 상기 접속된 다수의 반도체 패키지에서 제일 하단에 위치된 반도체 패키지의 제 1 리드(141)를 메인 보드(180)에 실장함으로서 그 실장 밀도를 극대화하였다. 여기서 상기와 같이 적층되는 반도체 패키지는 본 발명의 제 1, 2, 3 실시예에 의한 반도체 패키지 모두가 가능하도록 반도체 패키지의 상부 및 하부에 제 1 리드(141) 및 제 3 리드(143)를 형성한 것이며 그 표면에는 솔더 플레이팅을 실시하였다.
본 발명은 비록 이상에서와 같은 실시예들에 한하여만 설명하였지만, 여기에만 한정되지 않으며 본 발명의 범주와 사상에서 벗어남 없이 여러 가지의 변형과 수정이 이루어 질 수 있을 것이다.
따라서 본 발명은, 다수의 입/출력 패드가 형성된 반도체 칩과, 상기 반도체 칩을 저면에서 지지하는 섭스트레이트와, 상기 섭스트레이트의 사각 둘레에 다수 접착된 제 2 리드와, 상기 제 2 리드와 반도체 칩의 입/출력 패드를 접속시키는 전도성 와이어와, 상기 섭스트레이트의 저면에 접착된 제 3 리드와, 상기 제 2 리드의 상면에 접착된 제 1 리드와, 상기 반도체 칩, 전도성 와이어, 제 2 리드의 일부를 외부의 환경으로 부터 보호하기 위해 봉지한 봉지재로 이루어 짐으로서 반도체칩과 상기 반도체칩 등을 감싸는 봉지재의 부피가 상대적으로 비슷해져서 그 반도체 패키지를 메인 보드에 실장시 실장 밀도를 극대화시키며 메인 보드의 다른 전기배선 및 소자의 실장 영역을 디자인할 때 많은 장점을 제공하고 있다. 또한 상기 반도체 패키지에서 메인 보드로의 신호 및 전력이 전달되는 총길이가 짧아지기 때문에 전기적 인덕턴스, 신호 지연, 전기적 노이즈 등으로 인해 반도체 칩의 전기적 성능이 대폭 향상되며, 상기 반도체 패키지가 메인 보드에 실장되어 작동될 때 클럭수가 큰 주파수가 입력되어 사용되더라도 본 발명에 의한 반도체 패키지는 반도체 칩의 부피에 비해 그를 감싸는 반도체 패키지의 크기가 상대적으로 비슷하기 때문에 그 만큼 반도체 칩으로부터의 열이 효율적으로 외부로 방출되어 그 반도체 칩의 전기적 성능을 더욱 향상시키는 효과가 있는 것이다. 한편, 상기와 같은 반도체 패키지는 그 입/출력 수단이 반도체 패키지의 상단 및 하단에 형성된 제 1 리드와 제 3 리드로 사용 가능하기 때문에 다수의 반도체 패키지를 적층시킨 다층 반도체 패키지를 제공하여 메모리 모듈과 같은 구조에 적용시 그 실장 밀도를 극대화시키는 등의 효과가 뛰어 나다.
Claims (3)
- 집적 회로가 형성되고 표면에는 다수의 입/출력 패드가 형성된 반도체 칩과;상기 반도체 칩의 저면에 접착제로 접착되어 상기 반도체 칩을 지지하는 사각판 형상의 섭스트레이트와;상기 섭스트레이트의 사각 둘레에 방사상으로 소정의 길이를 가지며 접착된 다수의 제 2 리드와;상기 제 2 리드와 반도체 칩의 입/출력 패드가 전기적으로 도통되도록 접속된 다수의 전도성 와이어와;상기 섭스트레이트의 저면 둘레에 방사상으로 소정의 길이를 가지며 접착된 다수의 제 3 리드와;상기 제 2 리드의 상면에 접착된 일정 두께의 접착 테이프와;상기 접착 테이프의 상면에 접착된 다수의 제 1 리드와;상기 제 1 리드 및 제 2 리드가 전기적으로 연결되도록 상기 접착 테이프에 관통되어 형성됨과 동시에, 상기 제 2 리드 및 제 3 리드가 전기적으로 연결되도록 상기 섭스트레이트에 관통되어 형성된 다수의 전도성 비아와;상기 반도체 칩, 전도성 와이어, 제 2 리드의 일부를 외부의 환경으로부터 보호하기 위해 봉지한 봉지재를 포함하여 이루어진 것을 특징으로 하는 반도체 패키지.
- 청구항 1 에 있어서, 상기 반도체 칩은 제 2 리드 상면에 직접 위치된 것을 더 포함하여 이루어진 것을 특징으로 하는 반도체 패키지.
- 청구항 1 또는 청구항 2에 있어서, 상기 반도체 칩의 입/출력 패드에는 범프가 형성된 채 플립 칩 형태로 제 2 리드에 전기적으로 접속된 것을 더 포함하여 이루어진 것을 특징으로 하는 반도체 패키지.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960065237A KR100381836B1 (ko) | 1996-12-13 | 1996-12-13 | 반도체패키지 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960065237A KR100381836B1 (ko) | 1996-12-13 | 1996-12-13 | 반도체패키지 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980046822A KR19980046822A (ko) | 1998-09-15 |
| KR100381836B1 true KR100381836B1 (ko) | 2003-07-18 |
Family
ID=37417236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960065237A KR100381836B1 (ko) | 1996-12-13 | 1996-12-13 | 반도체패키지 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100381836B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100790980B1 (ko) | 2006-02-09 | 2008-01-02 | 삼성전자주식회사 | 영상 신호의 주파수 성분에 따라 후처리를 달리하는 영상신호의 후처리 회로 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07249707A (ja) * | 1994-03-09 | 1995-09-26 | Fujitsu Ltd | 半導体パッケージ |
| JPH08236694A (ja) * | 1995-02-24 | 1996-09-13 | Nec Corp | 半導体パッケージとその製造方法 |
-
1996
- 1996-12-13 KR KR1019960065237A patent/KR100381836B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07249707A (ja) * | 1994-03-09 | 1995-09-26 | Fujitsu Ltd | 半導体パッケージ |
| JPH08236694A (ja) * | 1995-02-24 | 1996-09-13 | Nec Corp | 半導体パッケージとその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980046822A (ko) | 1998-09-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1374305B1 (en) | Enhanced die-down ball grid array and method for making the same | |
| US5710695A (en) | Leadframe ball grid array package | |
| KR100260997B1 (ko) | 반도체패키지 | |
| US6724071B2 (en) | Molded plastic package with heat sink and enhanced electrical performance | |
| US5508556A (en) | Leaded semiconductor device having accessible power supply pad terminals | |
| US6414391B1 (en) | Module assembly for stacked BGA packages with a common bus bar in the assembly | |
| US6404049B1 (en) | Semiconductor device, manufacturing method thereof and mounting board | |
| US6876069B2 (en) | Ground plane for exposed package | |
| EP1256980B1 (en) | Ball grid array package with a heat spreader and method for making the same | |
| JP3627158B2 (ja) | 低プロファイル・ボール・グリッド・アレイ半導体パッケージおよびその製造方法 | |
| US6501164B1 (en) | Multi-chip semiconductor package with heat dissipating structure | |
| US6819565B2 (en) | Cavity-down ball grid array semiconductor package with heat spreader | |
| US7173341B2 (en) | High performance thermally enhanced package and method of fabricating the same | |
| JPH09326450A (ja) | 半導体装置およびその製造方法 | |
| KR100381836B1 (ko) | 반도체패키지 | |
| KR20000040586A (ko) | 회로배선이 형성된 기판을 갖는 멀티 칩 패키지 | |
| KR100212392B1 (ko) | 반도체 패키지 | |
| KR100260996B1 (ko) | 리드프레임을 이용한 어레이형 반도체패키지 및 그 제조 방법 | |
| KR100218633B1 (ko) | 캐리어 프레임이 장착된 볼 그리드 어레이 반도체 패키지 | |
| KR100230919B1 (ko) | 반도체 패키지 | |
| KR100379092B1 (ko) | 반도체패키지 및 그 제조 방법 | |
| KR100230920B1 (ko) | 반도체 패키지 | |
| KR20000001487A (ko) | 고열방출 특성을 갖는 비지에이 패키지 | |
| JPH0982840A (ja) | Ｐｂｇａ半導体装置 | |
| KR20000031818A (ko) | 반도체패키지 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120413 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20130411 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |