JPS58123748A - 半導体装置用パツケ−ジ及びその製造方法 - Google Patents

半導体装置用パツケ−ジ及びその製造方法

Info

Publication number
JPS58123748A
JPS58123748A JP57234988A JP23498882A JPS58123748A JP S58123748 A JPS58123748 A JP S58123748A JP 57234988 A JP57234988 A JP 57234988A JP 23498882 A JP23498882 A JP 23498882A JP S58123748 A JPS58123748 A JP S58123748A
Authority
JP
Japan
Prior art keywords
lead
leads
semiconductor device
recess
central area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP57234988A
Other languages
English (en)
Other versions
JPH0479141B2 (ja
Inventor
アンソニ−・エル・アダムス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPS58123748A publication Critical patent/JPS58123748A/ja
Publication of JPH0479141B2 publication Critical patent/JPH0479141B2/ja
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/04Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/057Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の前提 本発明は、半導体装置のためのパッケージに関するもの
で#))、更に詳しくは、その中に半導体装置を包囲し
てパッケージを形成した後に1パツケージに設けられた
凹部を通して切断されるリー「であって、かつ、共通に
接続されたリードを持つ集積回路用のパッケージに関す
る。
O前提となる技術の説明 集積回路のような半導体装置のためのパッケージのリー
ドフレーム及び構造は、様々な型式のものが従来技術と
して知られている。集積回路のパッケージの一例は19
73年12月25日発行、「ガラス デユアルーイン−
ライン ヘッダー」と表題のついた米国特許第3,78
1,457号に示されている。あらゆる理由において、
パッケージ内に集積回路をハーメチック、シールするこ
とは望ましいことである−故にパッケージは、集積回路
がとシつけられる中央区域を完全に包囲している、。こ
れKよって集積回路がとシっけられる中央区域内への空
気の移動を防ぐとともに、特に湿気の侵入を防いでいる
ある所定の型式のリードフレームは、セラミック・デュ
アル・インライン型パッケージ(0−D工P)として知
られる、集積回路用セラミックパッケージ、特に同様の
形式の集積回路用パッケージに関し利用されている。こ
の型式のパッケージは1集積回路のための完全な包囲体
を提供するものであって、この型式のパッケージでは集
積回路をとシつける中央区域に近接して位置する方のリ
ードの端が包囲体内部につりみこまれておシ、リードフ
レームの各々のリードはお互いに接続されている。
リードのもう一方の端は包囲体の外に出て伸びていて、
例えばプリント回路板のような他の電気的な構成部と接
続される。故に各々のり−Pは、パッケージの包囲体内
部及びパッケージの包囲体の外部の両方において他の全
てのリードから絶縁されることが要求される。ある型式
のセラミックパッケージで使用されるリードフレームは
、フライング・リーP (flying 1ead )
と呼ばれる部分を有している。各々のリードはその一端
がリードフレームのほぼ中央部分に配置されておシ、こ
の部分は組立ての時にパッケージの中央区域上にくる。
リードの外側の端部となるリードの端は、共通のレール
に接続されている。典飄的なものでは、リーrの外側部
分はリードフレームの相対する2つの側から平行にのび
ていて2つの別々なレールに接続されている。フライン
グリードは、一方のレールの一方の端から他方の端に対
し、また反対側のレールの一方の端から他方の端に対し
とりつけられる。フライングリードはレールに対しほぼ
90°の角度でレールの間を伸びている。パッケージの
包囲体内で使用するために適切な形状にリードフレーム
が形成されると、フライングリーぜも他のリードと同じ
一般的な形状に形成され、リードフレームのレールを相
互に接続している。
フレームの外側部分が形成され、パッケージの包囲体内
に位置されるリードフレームの部分に対しほぼ80°の
角度で折シ曲けられる。リードの屈曲部はレールとほぼ
平行になる。次にパッケージは以下の本発明の詳細な説
明で示す通シに組立てられる。集積回路上の電極パッド
は各々のリードの先端に近接して設けられた電極パッド
に接続される。更にパッケージは中央区域の中にあって
ハーメチックシールされる。各々のリードと接続してい
る集積回路と共にハーメチックシールされる。それから
パッケージ外部のリードの先端からレールが切断され、
その結果、組立ての完成したパッケージからフライング
リードが切断される。
半導体装置と相互接続するリードのみがパッケージ内に
残る。
かくして、集積回路上の1つの電極パッドに端を発し、
該電極パッドからそれに関連するリードフレームの電極
パッドへと延びるワイヤローゾと、パッケージの包囲体
を通ってのリード自体による接続とを経て、パッケージ
外部のリードの端部に至る回路は、他の全てのリードか
ら絶縁されるととKなる。これによって、例えばプリン
ト回路板のような他の電気的構成部と半導体装置の電極
パッドを接続するための完全な電気回路が提供される。
ハーメチックシールされた装置の完成後に、リーVの外
部部分にスズをめっきすると有効であることがわかって
いる。スズのめつき処理中、リードフレームの端のレー
ルの間にとシつけられたフライングレールはつけたまま
の方がよいことがわかっている。故に、スズOめつ館工
程は、パッケージの包囲体内に集積回路をハーメチック
シールする工程と、リードからレールを切断する工程と
の間で行われる。フライングレールはその約25%が金
属で構成され、リードフレームを重くするとと−に1リ
ードフレームをかな〕幅広にする。フライングレールを
省くことができたら、同じ量の金属からもつとたくさん
のリードフレームを形成することができ、各々1つづつ
のリードフレームの重さも軽くすることができる。更に
パッケージの形成後、自動装置内では、間がつまった場
合のパッケージでは、隣接するパッケージのフライング
レールとあ:′わさったシ、かみあったシすることがあ
)、自動操作装置の効率を下げている。
従来、チップキャリアをハーメチックシールした後で接
続しているリードを切断することができるように集積回
路用包囲体構造に凹部を設けたパッケージを示す構造は
なかった。
発明の概要 本発明はリードフレームのリード間の相互接続部が露出
される凹部が設けられた包囲体を含んでいる。デュアル
・イン−ライン型パッケージ(D工P)のための典型的
なリードフレームは、集積回路のような半導体装置が位
置付けされたパッケージの中央区域に対してその一端が
近接した複数のリードを有している。リードは更に中央
区域から離れる方向にのびていてもう一方の端はパッケ
ージの包囲体の外に出ている。典型的には、リードは同
数のリードから成る2つの組に分けられ、これらリード
は両側面を通ってパッケージの包囲体からでている。デ
ュアル・イン−ライン型パッケージは、長方形の頂面及
び底面を有していて、リードはこの長い方の辺から伸び
ている。側面は包囲体の頂面と底面の間に広がっている
。包囲体外部のリードは一般にその長手方向に沿って平
行に配列されている。しかしながら、これらのリードは
、半導体装置が位置付けされた中央区域にその端部がき
わめて近接するようにして、包囲体内部では配列される
中央区域と近接して位置付けされた各々のリードの先端
は、そのリーrに付随する電極パッドを有している。リ
ードの電極パッドは例えば?−ル・ざンデイング技術な
どKよって取りつけられた細いワイヤによって半導体装
置上の電極パラrに接続され、これによって電気的な接
続が形成される。
リーrの各々の組はパッケージ外部のリードの先端に取
シつけられたレールを有している。リードを半導体装置
にとシつけ、パッケージの包囲体を形成する間、仁のレ
ールがリードを物理的に支えている。各々のリードの組
は、2本の外側リードと多数の内側リーrを有している
。外側リードは片方でのみ他のリードとIII接するリ
ードである。
即ち、包囲休め辺に祝ってつきでた一連のIJ −rが
あって、これを見た場合、外側リードは一連のリードの
一番最初のり−rでアシ、もう一つの外側リードは、一
連のリードの最後のり−rである。
パッケージの一方端部で外側リードは相互に接続され、
パッケージの反対側の端部でも外側リードは相互に接続
されている。各々の内側リードは、一連のリードにおい
て、片側で1つの外側リードとそれに隣接する1つの内
側リードをもつか、あるいは、順次にそれに隣接する2
つの内側リードをもつかのいずれかである。各外側リー
ド間の接続部はパッケージの包囲体の凹部の中にくるよ
うに設けられる。
半導体装置がパッケージの包囲体とハーメチック・シー
ルされ、例えばアロイ42等からなるリードフレームの
材料にスズを電気めっきすることによって外側リードが
めつきされた後に、外側リード間の相互接続部は切断さ
れる。これによって各々のIJ −)’はリードフレー
ムの他の全てのり−rから絶縁される。それからリード
フレームの端のレールがリードから切断されこれによっ
てデュアル・イン ライン製パッケージの製造は完成す
る。
本発明の利点はデュアル・イン ライン製パッケージの
ための安い価格のリードフレームを提供することである
本発明の第2の利点は、デュアル・イン ライン型パッ
ケージのための軽量化し九リードフレームを提供するこ
とである。
本発明の第3の利点は、リードフレームのリードから端
のレールを切断する前にはリードフレームに付随するフ
ライングレールな持たないデュアル・イン ツイン截パ
ッケージ用のリードフレームを提供する仁とである。
また本発明の利点は端のレールを切断することによって
最終的に組立てられたデュアル・インライン製パッケー
ジから切断される以前には、他のチップキャリアのフラ
イングリードとあわさつ九ル、からみあったシする恐れ
のあるリードフレームから突出したフライングリードを
持たないデュアル・イン ツイ:ン型パッケージを提供
することである。
図面を参照すると、%に第1図において、リードフレー
ム20が図示されている。リードフレーム20は複数の
リード23−38を有している。
リードは、それぞれリー)”23−30及びり−P31
−38を含む2組のリードの組42及び44に分けられ
る。IJ −)”フレーム20は、その上に半導体装置
を位置付けするためのバーパッド46も設けられている
。第2図から第7図において示す通シ、パーパッド46
に半導体装置48がとシつけられる前にパッケージは部
分的に組立てられる。リード23−38と半導体装置4
80間の相互接続を理解し異くするために、第1図では
装置48がとシつけられて図示されている。
バーパッド46は、長方形の形状を持ち、長方形のパー
パッド46の短い方の辺の中央からのびる2つの長くの
びた支持部52.53を有している。包囲体56(第6
図)はリード23−38の第1図の点線59と60の間
に示す部分を包みこんでいる。第1図における点線59
に示す包囲体を越えた組42のリード23〜30の部分
は、だいたい長方形である包囲体56の長い方の辺から
ほぼ平行に外側に向って伸びている。包囲体56の外側
のリード23−30の先端は支持レール62で終端して
、これに接続されており、この支持レールは、リード2
3からリード30にまで及んでいて、一連のり−)”2
4−29がこのレールにとシつけられている。リード2
3及び30は一対の外側リードを形成し、複数の内側リ
ードはその間にはさまれたり−ド24−29によって形
成される。リード31−38の先端は、第1図の点線6
0で示す包囲体56の外側にあシ、これらの先端は支持
レール64で終端していてこれに接続される。リード3
1及び38は一対の外側リードであって、その間には一
連の内側IJ−132−37がリード31からリード3
8へと順次伸びている。リード31−380組44は第
1図の点線60で示す包囲体56(第6図)から伸びて
いてだい丸い平行に設けられる。半導体装置48のパッ
ケージング工程に先行するリードフレームの形成工程に
おいて、リードフレームはそれらの外側の部分が点線5
9と60間のリード部分に対しはぼ80@の角度をなす
ようKなるまで、l159及び60に沿って互いに向き
合うように回転せしめて折シ曲げられる。種々のリード
及びパーパッドを持つリードフレーム20は、例えば平
版印刷法(photolithographia pr
oo@gs@s )のような標準的技術を使って薄く平
坦な材料から成る一枚板から作られる。
デュアル・イン ライン・パッケージ66(第7図)を
形成する間に1半導体装置48はパーパラr46にとシ
つけられる。各々のり−ド23−38には、パーパッド
が設けられている中央区域に近接する電極パラrが設け
られている。リード26の電極パッド68だけKついて
詳細に説明する。他の全ての電極パッドは、もともと同
様であるので、電極パッド68に関し詳しく説明すれば
全てを説明する必要はないと考えられる。ワイヤルーシ
フ0は、例えばポールざフライング、超音波ざフライン
グ、熱圧着ポンディングその他のいずれか標準的技術に
よる接続によって一方の端は、リード26の電極パッド
68に接続され、反対側の端は半導体装置48上の電極
パッド72に接続される。これ以外のり−rフレーム2
3−25及び27−38のそれぞれの電極パラrも別々
に半導体装置48上の電極パッド(電極パラrT2のみ
図示)K接続される。半導体装置48とリード23−3
8の電極パッドの間の接続はテープ利用の自動がフライ
ングとして知られる技術も含む標準的技術のいずれかを
用いて行うことができる。
支持部52はパーパッド46から外に向って伸びていて
、パーパッドと反対側の先端が突出部74に接続してい
る。支持部52はもし望ましい場合はリード42に接続
しパーパッド46を接地するようKすることができる。
半導体装置48をデュアル・イン ライン・パッケージ
内の他の構造部、例えばリード82に直接載置すること
が望ましい場合には、パーパッド46と支持部52゜恣 53を省略することができる。突出部74も外側リード
23.31に接続され°る。支持部53はパーパッド4
6から外に向って伸びていて、突出部74についての場
合と同じ様にして、突出部76に接続される。突出部7
6もまた、外部リード30及び38に接続される。リー
ド23−38及びレール62.64とともに突出部74
及び76が、リードフレーム20に対する支持を提供し
、リードが上に論じたように適轟な角度で曲げられる時
に1その種々の部分が適轟り位置関係を維持する。更に
1外側リード23と31との間、及び30と38との間
を互いに接続することによって、点線59.60を越え
てレール64.62に向うリードの外部部分のめっき工
程が容易になる。リードフレームは一般に合金42又は
KOVAR(カーポランダム社の商標)で作られておシ
、包囲体56(第6図)の形成の後、その上にスズのよ
うな材料をめつぎすることが望ましい。
前述したような従来技術では、フライングリード(図示
せず)はレール62の端78からレール64の端79ま
でのびていた。外側リード3o及び38は相互に接続さ
れていなかっ九。支持部53は、リード30及び38に
接続せずにパーパッド46と7ライングリードとの間を
伸びるように形成してもよい。この場合のフライングリ
ーげは、デュアル・イン−ライン型パッケージの組立て
の製造工程中にリードフレームに必要な物理的′支持力
を与えている。上記に示し走通シ、フライングリーrは
、かなシの量の材料から作られるが、これは最終的なデ
ュアル・イン−ツイン型パッケージができ上る前に切り
離されスクラップとなってしまう。
第2図から第6図は、デュアル・イン−ライン型パッケ
ージの組立工程を示し、包囲体56の形成、更に完成し
たデュアル・インーライン型パツリードの部分と特にパ
ーパッド46に近接する部分とで作られる平面に対しほ
ぼ直角をなすように、リードの組42.44を曲けるこ
とによ多形成されたリードフレーム20が示されている
。これは第1図においてリードフレームの点線59と6
0の間に示す区域である。第2図は拡大図であってリー
ドフレーム20の上に置かれる上側シート80と、一般
に上側カバーの長方形と同一の大きさく長さ、幅)を持
ちリードフレーム20の下側に取シつけられる下側シー
ト82が示されている。
シート80及び82の材料としては、例えばセラミック
等から成シ、加熱によって溶けてリードフレーム20に
接着し、かつ、リード間のすき間も埋めて接着するよう
な材料を用い、このような材料を平な表面94.96に
付着しておいて、上側シート80と下側シート82の間
にリードフレーム20をはさんで、これらの間を、ハー
メチックシールすることKよって形成される。上側シー
ト80には開口84が設けられる。この開口は適宜の形
状で設けられ、リード23−38(第1図)のパーパッ
ド46に近接する方の全ての先端及びパーパッド自体を
露出できるようKして設けられる。下側のシート82は
浅いくぼみ86を有していて、その中にパーパッド46
が入るように形成されている。パーパッド46はり−ド
23−38(第1図)の先端よシわずかに低い位置にあ
るので、集積回路の電極パッドとリードの電極パッドは
ほぼ同じ高さになる。パーパッド46に半導体装置48
をとシつける工程の前又はこれに関連する製造工程に於
るいずれかの時点で、パーパラr46は、浅いくぼみ8
6にはめζまれわずかに押しこまれる。上側シート80
は、長方形の四辺の短い方の一辺に一般的には半円形の
形状の凹部88を有している。との凹部は適宜な形状で
形成可能である。本発明を実際K1.!施する場合では
、凹部88は下側シート82の凹部90といっしょにデ
ュアル・イン−ライン型パッケージ66のビンを指示す
るのに必要な従来の標識としての役目を持つが、これを
省くことが望ましければ省いてもよい。
下側シート82は、長方形の短い方の一辺に設けた凹部
90とともに反対側の短い方の辺に設けたもう1つの凹
部92を有している。凹部90及び92は、一般に半角
:形の形状を持ち、これもまた他の適宜な形状を利用す
ることができる。上側シー)80にはだいたい平坦な面
94が設けられ、下側シート82にもだいたい平坦な面
96が形成されている。平坦面94及び96は、リード
フレーム30に接触していて、−緒に溶融されると、こ
れらの間にはハーメチックシールが形成される。
第3図で示す通シ、シート80及び82は、その間にり
−rフレーム20をはさんでいっしょにシールされる。
リードの組42及び44の外部部分は第3図で示す通り
外に向かってのびていて、それから一般的には下側に折
シ曲けられレール62.64で終わっているのが図示さ
れている。
シート80の開口84内からパーパッド46及び電極パ
ッド68を含めたリード23−38の先端に設けた電極
パッド46が見えるように形成されているのも、第3図
に図示されている。
第4図に於て、半導体装置48はパーパッド46上にと
シつけられている。第5図では、例えばワイヤループ(
第1図のワイヤルーシフ0のみここに示す。)等によっ
てリードの各々の電極パラrと接続された半導体装置4
8が図示されている。第3図で示す様にリードフレーム
及びシート80及び82が1つに結合されるまでは、典
型的には、半導体装置4Bはリードフレームと接続され
ないが、構成部の大きさの対照をはつきシさせるため、
第1図、第5図では、半導体装置はパーパッドの1つの
電極パッドとのみ接続しているように図示するととKよ
り、説明をわかシやすくしである。
第6図において、今一つの平坦なシート99がシート8
0にとシつけられ、シールされる。シート99はシート
80の材料と同様の材料から作ることができる。第6図
で示す通シ、シート99はシート80と共有する面を持
っている。しかしながら、パッケージの中央区域内の半
導体装置を完全にシールするようにして包囲体56を形
成するためには、シート99で開口84をおおうことを
必要とするのみである。包囲体56は、シート80.8
2及び99から成る。第1図で示したり−ド23−38
を有するリードフレーム20は長方形の包囲体56の長
い方の辺の側面を通ってのびている。特に、リードフレ
ーム20のリードの組42.44は包囲体56の長い方
の辺から外に向かって伸びていて、それから下に折れ曲
がってレール62.64で終わっている。第6図では、
出張り76は凹部88及び90の中に露出して図示され
ている。デュアル・イン−ライン型パッケージのビンを
示す識標の位置をあわせてつながるようKして凹部10
1をシート99に形成する。
シート82の凹部90及び!2(第2図)K露出させら
れた部分のリードフレーム20は、それぞれ第1図の点
線によって描かれた半円104及び106内で示される
。故に、支持部53、突出部76及び外側リード30.
38間を相互接続する区域が点1)104内に示す通シ
凹郁30内に露出される。故に突出部74及びリード2
3,31と支持部52に突出部が接続する部分が凹部9
2内に露出される。突出部T4と近接する部分の材料及
び突出部74自体はリードフレームの残シの部分から切
断され、リー1’23’、、31及び支持部52は、お
互いに完全に切シ離される。
故に、突出部74と近接する部分の埜料は、リードフレ
ーム20から切断され、支持体52は、リード23.3
1から絶縁され、リーr23゜31はお互いに絶縁され
る。更に、突出部76及びり−1’30.38の突出部
に近接する部分及び支持部53がリードフレーム20の
残シ部分から切断され、リード30は、支持部53及び
リード38とはまったく接触しなくなる。更にリード3
8社支持部53から分離される。
謳6図に示す包囲体56及びリードフレーム20は、め
っき工程を経てリードフレーム20の包囲体56からで
てのびている部分のリードにスズ等の物質がめつきされ
る。次にリードフレーム20の凹部90.92内に相幽
する部分の金属材料を切断する前に、レール62及び6
4をリードからとシ除くことができる。反対に、リード
フレーA2Gからレール62及び64を切断する帥にリ
ードフレーム20の凹部90及び92の中の部分の材料
をと〕除く′:″こともできる。
第8図に示す通シ、コン−エータ及び/又は制御装置1
09は、回線110を介して信号を発生し、シー?−1
12を作動させている。突出部74及びこの突出部に近
接する部分の材料は、光♂−ム114によって発生した
強烈な高熱によって切断される。故KIJ−1’32及
び31はお互いに切り離され支持部からも切シ離される
。ここではリードフレームの材料を切断する手段として
レーデ−が示されているが、他の適宜な技術によって切
断を実行できる。
完成したデュアル・イン−ライン型パッケージが第7図
に示される。包囲体56は、中央区域内にと9つけられ
、ハーメチックシールされた半導体装置48(第1図)
を有している。くぼみ86、シート80の開口84及び
シート80にシールされるシート99の底部表面(図示
せず)によって中央区域は規定される。ここでは、リー
ド23−38は、例えばソケットまたはプリントソケッ
ト板に接続する電極を包囲体内部の配線と接続するため
の別個の電気的な通路を提供していて、ワイヤループに
よって(第1図にはループ70のみ図示されている。)
半導体装置48の個々の電極パッドに接続される。(半
導体装置48は電極72のみ第1図に示す。)故に組立
ての完成した本発明のデュアル・イン−ライン型パッケ
ージ66は、一般に支持構造を維持するためのフライン
グ・リーrを使用せずに構成される。リードフレーム2
0の支持構造は、突出部74,76、支持部52.53
及びリード23.3G、31.38によって構成され′
る。突出部74,75はIJ −)’フレーム20の残
〕部分から切断される。リード23.31はお互いに切
〕離され、支持部52から切シ離され、リード30及び
38もお互いに切シ離され、支持部53から切〕離され
る。
ここで説明し九パッケージ組立方法は、他のパッケージ
のフライングリードともつれる恐れのある突き出たフラ
イングリードを有していない。また相互に!I続するリ
ードと端のレールを設けることで、電気的な通路が与え
られ、めっき処理を確実に行えるようにしている。1対
の相互に接続したリードの組のみ使用することができる
。シート82にシー)80をとシつける以前に半導体装
置48がリードフレーム20Ki1着される場合には、
シート99及びシート80内の開口84を用意する必要
はない。
以上のような構成のパッケージを使用することによって
、フライングリードを持たないデュアル・イン−ライン
型パッケージを製造することができた。故にこのような
パッケージは他のパッケージのフライングリーrとから
みあう恐れがないため、処理工程も鎗わめて楽となシ、
損傷を生じる可能性も少い。このような利点は工程の自
動化に大きな効果を及ぼす。またフライング・リードを
省くととくよって軽量で且つその分の材料費を節約する
ために安いコストのパッケージを提供することができる
なお、ここではある特定な実施例に関し本発明を説明し
たが、当分針に通常の知識を有する者にとってこの他の
改変もここから容易に推考できるものであシ、このよう
な改変を特許請求の範囲に示す発明、の要旨内に含まれ
るものとしてカバーすることを意図しているものである
と確信する。
【図面の簡単な説明】
第1図は、本発明に従って構成されたリードフレームの
平面図である。 第2図から第7図は、本発明に従ったデュアル・イン−
ライン型パッケージの組立の各工程段階を示す図である
。 第8図は包囲体に形成された凹部内にあるチップキャリ
アが接続されているリードを切断するために使用する装
置の概略図である。 図において: 20・・・リードフレーム、23〜38・・・リード、
31〜38・・・リード、42.44・・・リードの組
、52.53・・・支持部、62.64・・・支持レー
ル、46・・・パーパッド、48・・・半導体装置、7
4゜76・・・突出部、56・・・包囲体、66・・・
パッケージ、80.82.99・・・シート、84・・
・開口、86・・・浅いくはA、88,90.92・・
・凹部、70・・・ワイヤルーゾ、68・・・(:′1
リード26の)電極パッド、72・・・(半導体装置4
8の)電極パラr。 112・・・レーデ−1114・・・光げ−ム、を示す

Claims (1)

  1. 【特許請求の範囲】 (1)  ある所定の位置で少くともその第1及び第2
    のリードが相互接続され、かつ、包囲体内部で各科のリ
    ードに接続されている半導体装置のためのリードを絶縁
    する方法であって: lal  上記所定位置に凹部を設ける工程と:(bl
      上記凹部の中の上記第2のリードから上記第1のリ
    ードを切断する工程と: から成る上記方法を含む半導体装置用パッケージの製造
    方法。 (2)  中央区域内に置かれた半導体装置のためのキ
    ャリアを形成する方法であって: (al  上記中央区域を包囲して第1及び第2のリー
    ドがその中で接続している第1の凹部と、第6及び第4
    のリードがその中で接続している第2の凹部を設けて上
    記半導体装置をおおって気密封止する工程と: (1))  上記第1の凹部の中の上記第2のIJ−y
    b・ら上記第1のリードを切断し、上記第2のひっこみ
    部の中の上記第4のリードから上記第6のリードを切断
    する工程と: から成る上記方法。 (3)  中央区域内に位置された半導体装置を組み立
    てるためのシステム(装置)であって;(a)  上記
    中央区域を包囲し、上記半導体装置をその中に気密に封
    止する包囲体であって、第1及び第2の凹部を持つ包囲
    体と: (b)  上記第1の凹部の中で第1及び第2のリード
    が1つに接続していて、上記第2の凹部の中で第3及び
    第4のリードが1つに接続している複数のリードであっ
    て、各々のリードは一方の端は上記中央区域に近接し、
    もう1方は、上記包囲体の外部に位置する複数のリード
    を有するリードフレームと: (cl  上記半導体装置を個別に各々の上記リードに
    接続する相互接続手段と: (dl  上記第2のリードから上記第1のリードを切
    断し上記第4のリードから上記第3のり−Pを切断する
    切断手段とを有する上記システム。 (4)  中央区域内に位置された半導体装置のための
    組立体であって: (at  頂面、底面及び4つの側面から成シ第1の側
    面に第1の凹部、第1の側面に相対する第2の側面に第
    2の凹部を持ち、上記中央区域を包囲して上記半導体装
    置をその中に気密封止する包囲体と; +bl  電気的に導電性を持つ複数のリードであって
    、内側リードは一連のリードの中で上記リードのうち2
    つがII接し、一対の外側リードは一連のリードの中で
    上記内側リードのうちの1つのみが隣接する第1及び第
    2の組を形成し、上記第1及び第2の組のリードの各々
    のリードは上記包囲体内部の上記中央区域に近接する一
    方の端から上記第1及び第2の側面をそれぞれ通り上記
    包囲体の外部のもう一方の反対側の端まで延びていて、
    上記第1の側面に近接する上記第1の組の一方の外側リ
    ードが上記第1の凹部の中まで延びていて、上記第2の
    側面に近接する上記第1の組の他方の外側リード2)1
    上記第2の凹部の中まで延びていて、上記第1の側面に
    近接する上記第2の組の一方の外側IJ−ド力;上記第
    1の凹部の中まで延び、上記第1の組の上記置方の外側
    リーFK接続し、上記第2の側面に近接する上記第2の
    組の上記他方の外側1ノードが上記第2の凹部の中まで
    延び、上記第2の組の上記他方の外側リードに接続して
    0る上記複数のリードを持つ上記半導体装置用組立体。 (5)  中央区域に位置された半導体装置用のキャI
    Jアであって: (&)  上記中央区域を包囲してそこに位置された上
    記半導体装置を気密に封止し上記第1及び第2のひつこ
    入部を持つ包囲体と: tb)  各々のリードが他の全てのリード力)ら電気
    的に絶縁され、;上記中央区域に近接し上記半導体装置
    と電気的に接続する包囲体内部の一方の端を持ち上記包
    囲体外部の他方の端まで延びていて、第1の1対のリー
    ドが上記第1のひつこみ部の縁まで延びていて、第2の
    1対の1)−ドが上記第2のひつこ入部の縁まで延びる
    各々の上記リードから成る複数の電気的導電性を持つリ
    ードから成るリードフレームとを持つ上記キャリア。 (6Xa)各々のリードが中央の開口に近接する一方の
    端から中央区域とは反対側の他方の端まで延び、第1及
    び第2のリードの組を形成する第1及び第2の平坦な面
    を持ち、上記第1のり−yの組の各々のリードがその他
    のリードの先端と平行に近接し、上記第2のIJ −F
    の組の各々のリードがその他のリードの先端と平行に近
    接する複数の平板から成る電気的に導電性を持つリード
    を有し、上記中央区域内に半導体装置が位置付けされ、
    上記半導体装置が各々のリードと電気的に接続されるリ
    ードフレームと; (b)4つの辺を持ち上記各々のリードの上記一方の端
    に近接する第1の平坦な面で上記リードフレームにとり
    つけられ、上記中央区域をおおって延びる電気的な絶縁
    材料の上側シートと:(C)4つの辺を持ち各々のリー
    ドの第2の平坦な面で上記リードフレームにとシつけら
    れる下側シートであって、上記上側シートと実質上、同
    じ長さと幅を持ち、上記4辺のうちの第1の辺に第1の
    凹部及び、上記4辺のうちの第2の辺に第2の凹部が設
    けられた上記下側シートであって、上記第1及び第2の
    リードの組は、それぞれ上記4辺の相対する第3及び第
    4の辺において上記上側シートと上記下側シートの間か
    ら延び、上記第6の辺に近接する上記第1の組の1方の
    外側IJ = y及び上記第3の辺に近接する上記第2
    q)組の一方の外Ill 17− Fが上記上側シーF
    と下側シートの間を通夛上記第1の凹部まで延び、上記
    第1の組の他方の外側リードと上記第2の組の他方の外
    側リードが上記上側シートと下側シートの間を通に上記
    第2の凹部まで延びる上記キャリア。 (7)(a)  中央区域の所定表面に’<はみを持ち
    上記所定表面の第1の辺に第1の凹部及び上記所定表面
    の反対側の辺に第20凹部を持つ下側シートと: lb)  少くとも1つの平坦な表面を持つ上側シート
      と  ; (C)  中央区域内に半導体装置がとシつけられたバ
    ーパラrと各々のリードが中央区域と近接する一方の端
    から他方の端まで延びる複数のリードであって、上記複
    数のり−rの他のリードから電気的に絶縁される各々の
    リードから成シ、上記上側シートの上記少くとも1つの
    平坦な表面が上記リードの上記中央区域に近接する側に
    とシつけられ、上記下側シートの上記所定表面が上記リ
    ードフレームの上記中央区域に近接する上記所定の側に
    相対する上記リードフレームの反対111にとシつけら
    れ、各々のリードが上記上側シートと上記下側シートの
    間から反対側まで延びる上記複数のリードとを持つリー
    ドフレーム: とを有する半導体装置チップキャリア。
JP57234988A 1982-01-11 1982-12-27 半導体装置用パツケ−ジ及びその製造方法 Granted JPS58123748A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US338754 1982-01-11
US06/338,754 US4514750A (en) 1982-01-11 1982-01-11 Integrated circuit package having interconnected leads adjacent the package ends

Publications (2)

Publication Number Publication Date
JPS58123748A true JPS58123748A (ja) 1983-07-23
JPH0479141B2 JPH0479141B2 (ja) 1992-12-15

Family

ID=23326040

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57234988A Granted JPS58123748A (ja) 1982-01-11 1982-12-27 半導体装置用パツケ−ジ及びその製造方法

Country Status (2)

Country Link
US (1) US4514750A (ja)
JP (1) JPS58123748A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6049658A (ja) * 1983-08-29 1985-03-18 Nec Corp 半導体装置
JPS6189654A (ja) * 1984-10-04 1986-05-07 アマダ、エンジニアリング アンド サ−ビス カンパニ− インコ−ポレ−テツド デユアル・インライン・パツケ−ジ形半導体加工装置
JPS6329954U (ja) * 1986-08-12 1988-02-27
JPH01108755A (ja) * 1987-10-21 1989-04-26 Toshiba Corp 半導体装置
JP4757495B2 (ja) * 2002-12-06 2011-08-24 クリー インコーポレイテッド 複合リードフレームledパッケージおよびその製造方法

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4680613A (en) * 1983-12-01 1987-07-14 Fairchild Semiconductor Corporation Low impedance package for integrated circuit die
JPS6132452A (ja) * 1984-07-25 1986-02-15 Hitachi Ltd リ−ドフレ−ムとそれを用いた電子装置
US4584627A (en) * 1985-01-09 1986-04-22 Rogers Corporation Flat decoupling capacitor and method of manufacture thereof
US5917707A (en) 1993-11-16 1999-06-29 Formfactor, Inc. Flexible contact structure with an electrically conductive shell
US4829362A (en) * 1986-04-28 1989-05-09 Motorola, Inc. Lead frame with die bond flag for ceramic packages
JPH0815193B2 (ja) * 1986-08-12 1996-02-14 新光電気工業株式会社 半導体装置及びこれに用いるリードフレーム
JPH0719872B2 (ja) * 1987-03-30 1995-03-06 三菱電機株式会社 半導体装置
US4849857A (en) * 1987-10-05 1989-07-18 Olin Corporation Heat dissipating interconnect tape for use in tape automated bonding
US4827376A (en) * 1987-10-05 1989-05-02 Olin Corporation Heat dissipating interconnect tape for use in tape automated bonding
JP2708191B2 (ja) * 1988-09-20 1998-02-04 株式会社日立製作所 半導体装置
US5270570A (en) * 1988-10-10 1993-12-14 Lsi Logic Products Gmbh Lead frame for a multiplicity of terminals
US5466967A (en) * 1988-10-10 1995-11-14 Lsi Logic Products Gmbh Lead frame for a multiplicity of terminals
US5233220A (en) * 1989-06-30 1993-08-03 Texas Instruments Incorporated Balanced capacitance lead frame for integrated circuits and integrated circuit device with separate conductive layer
US5432127A (en) * 1989-06-30 1995-07-11 Texas Instruments Incorporated Method for making a balanced capacitance lead frame for integrated circuits having a power bus and dummy leads
EP0408779B1 (en) * 1989-07-18 1993-03-17 International Business Machines Corporation High density semiconductor memory module
US5256903A (en) * 1990-02-28 1993-10-26 Hitachi Ltd. Plastic encapsulated semiconductor device
JP2877479B2 (ja) * 1990-09-27 1999-03-31 株式会社東芝 半導体装置用リードフレーム
US5281849A (en) * 1991-05-07 1994-01-25 Singh Deo Narendra N Semiconductor package with segmented lead frame
JP2745933B2 (ja) * 1992-02-17 1998-04-28 日本電気株式会社 Tab−集積回路
US5452511A (en) * 1993-11-04 1995-09-26 Chang; Alexander H. C. Composite lead frame manufacturing method
US5820014A (en) 1993-11-16 1998-10-13 Form Factor, Inc. Solder preforms
US8033838B2 (en) 1996-02-21 2011-10-11 Formfactor, Inc. Microelectronic contact structure
US5994152A (en) 1996-02-21 1999-11-30 Formfactor, Inc. Fabricating interconnects and tips using sacrificial substrates
US6048744A (en) 1997-09-15 2000-04-11 Micron Technology, Inc. Integrated circuit package alignment feature
US6362426B1 (en) * 1998-01-09 2002-03-26 Micron Technology, Inc. Radiused leadframe
JP2001168225A (ja) * 1999-12-13 2001-06-22 Seiko Epson Corp 半導体チップのパッケージ
US6777786B2 (en) * 2001-03-12 2004-08-17 Fairchild Semiconductor Corporation Semiconductor device including stacked dies mounted on a leadframe
US6991960B2 (en) 2001-08-30 2006-01-31 Micron Technology, Inc. Method of semiconductor device package alignment and method of testing
US20070126445A1 (en) * 2005-11-30 2007-06-07 Micron Technology, Inc. Integrated circuit package testing devices and methods of making and using same
US9252782B2 (en) * 2011-02-14 2016-02-02 Qualcomm Incorporated Wireless chipset with a non-temperature compensated crystal reference
US11342276B2 (en) * 2019-05-24 2022-05-24 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device and method of manufacturing semiconductor device
KR20220039708A (ko) 2019-08-01 2022-03-29 인피니트 쿨링 인코포레이티드 가스 스트림으로부터 유체를 수집하기 위한 시스템 및 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3617819A (en) * 1970-10-15 1971-11-02 Sylvania Electric Prod A semiconductor device having a connecting pad of low resistivity semiconductor material interconnecting gold electrodes and aluminum contacts of an enclosure
US3714370A (en) * 1972-01-24 1973-01-30 North American Rockwell Plastic package assembly for electronic circuit and process for producing the package
US4012768A (en) * 1975-02-03 1977-03-15 Motorola, Inc. Semiconductor package
US4141712A (en) * 1977-07-18 1979-02-27 Diacon Inc. Manufacturing process for package for electronic devices

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6049658A (ja) * 1983-08-29 1985-03-18 Nec Corp 半導体装置
JPS6189654A (ja) * 1984-10-04 1986-05-07 アマダ、エンジニアリング アンド サ−ビス カンパニ− インコ−ポレ−テツド デユアル・インライン・パツケ−ジ形半導体加工装置
JPS6329954U (ja) * 1986-08-12 1988-02-27
JPH01108755A (ja) * 1987-10-21 1989-04-26 Toshiba Corp 半導体装置
JP4757495B2 (ja) * 2002-12-06 2011-08-24 クリー インコーポレイテッド 複合リードフレームledパッケージおよびその製造方法

Also Published As

Publication number Publication date
JPH0479141B2 (ja) 1992-12-15
US4514750A (en) 1985-04-30

Similar Documents

Publication Publication Date Title
JPS58123748A (ja) 半導体装置用パツケ−ジ及びその製造方法
US5483024A (en) High density semiconductor package
EP0228869B1 (en) Method of manufacturing an electronic component package
US6627480B2 (en) Stacked semiconductor package and fabricating method thereof
JP4400965B2 (ja) 積層化半導体パッケージ及びその製造方法
JP2001036000A (ja) チップサイズスタックパッケージ及びメモリモジュールとその製造方法
US4642419A (en) Four-leaded dual in-line package module for semiconductor devices
JPS59501564A (ja) 電気回路ユニツト
JP2004235606A (ja) キャノピー型キャリアを有する電子モジュール
GB2157493A (en) Integrated circuit package
JPH0357257A (ja) 高密度半導体メモリモジユール及びその形成方法
JPH0558657B2 (ja)
JPS6224609A (ja) 減結合コンデンサとその製造方法
JPS6267828A (ja) 半導体デバイスの実装構造
JPS61285739A (ja) 高密度実装形セラミツクicパツケ−ジ
JPH0517709B2 (ja)
JPH03109760A (ja) 半導体装置
JPH0358537B2 (ja)
JPS589585B2 (ja) デンシブヒンヨウリ−ドフレ−ム
JP2000183275A (ja) 半導体装置
JPS60138948A (ja) 半導体装置用パツケ−ジ
JPS5996759A (ja) 半導体装置
JPS6366959A (ja) 多重リ−ドフレ−ム
JPS62277753A (ja) 半導体パツケ−ジ
JPH0232547A (ja) 半導体実装装置