JPS6016447A - 小型電子部品の実装構造 - Google Patents

小型電子部品の実装構造

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JPS6016447A
JPS6016447A JP59129333A JP12933384A JPS6016447A JP S6016447 A JPS6016447 A JP S6016447A JP 59129333 A JP59129333 A JP 59129333A JP 12933384 A JP12933384 A JP 12933384A JP S6016447 A JPS6016447 A JP S6016447A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は小形電子装置を内蔵しプリント配線基板へ取
付けるためのパッケージ（小型電子部品）に関するもの
で、主としてＩＣ，ＬＳＩ用の小形セラミックパッケー
ジを対象とする。
従来よりＩＣ，ＬＳＩ等の実装方式として、（１）リー
ドコネクション及び（２）リードレスコネクション（半
田フェースダウンコネクション）等カヨ＜知られている
。
上記（１）は第５図（ａ）を参照し、ＩＣ，ＬＳＩパッ
ケージ１の下面より横方向に延びるリード５をプリント
基板７等の配線８に半田付けするもので、この場合リー
ド部分の実装密度が低下する欠点があり、又同図（ｂ）
を参照し、ＩＣ，ＬＳＩノくツケージ１下面より縦方向
へ折曲って延びるリード線５をプリント基板７等の配線
上のスルーホール１１へ半田付けするもので、この場合
（ａ）より実装密度は上るがスルーホールのピッチＬを
パッケージの幅Ｗより大きくとる必要があり１例えば１
．５闘以下とすることは困難である。
上記（２）は第５図（ｃｌを参照し、ＩＣ，ＬＳＩのパ
ッケージ主面に接続端子１２を設けておき、基板７上の
配線８に対向させて半田層９を介して直接に溶着するも
のであり、この場合は実装密度は最小とし得るが、熱的
整合の関係からＩＣパッケージと同じ膨張率をもつ基板
であることが必要である。すなわち、パッケージがセラ
ミック、ガラスであれば、基板はそれに対応しセラミッ
ク、ガラスを材料とするものでなければならない。
この発明は上記の欠点を解消するべくなされたもので、
その目的は前記リードレスコネクションに近い実装密度
を有し、しかも取付は基板の材質的制約のないリードコ
ネクションの長所を生かした新たなコネクションの方式
を提供することにあり、又、時計用モジュール、カメラ
用モジュール等の小形にして高密度実装用のパッケージ
を提供することにある。
以下図面を参照し具体的に説明する。
第１図は本発明を成すための前提として本発明者が考え
たパッケージを示し、１はセラミックパッケージ本体、
２は本体に内装されたＩＣ，ＬＳＩ半導体素子、３は封
止蓋、４はメタライズ配線層。
５はリードで配線層に銀ロウ層６を介して取付けられ先
端を内側に折り曲げである。上記パッケージにおいて、
リードの配線基板への最大取付間隔りはパッケージの横
幅Ｗとほぼ等しく、上記リードのパッケージ取付部から
基板への取付部までのリード長さ！１はリードの幅（厚
さ）ｔにほぼ等しいか又はそれより大きくとっである。
例えばＬはＷと同じ１．５闘とする。又、パッケージ下
面から基板取付部までのリード長さ−ｇ！＝０．２５〜
１゜とし、このリードを取付ける銀ロウのパッケージ下
面よりの長さ−Ｌ＝０．２５〜５とすると、銀ロウを取
除いたリードの有効長さ１３＝Ｉ３．−１．をリード厚
さｔ＝０．２５１１１に対して１例えば！□、ｎ≧０．
２５闘とする。
第２図は上記パッケージ（小型電子部品）をプリント基
板に取付けた場合の形態を示し、７は樹脂基板、８は銅
等から成るプリント配線、９は半田である。
第３図及び第４図（ａｔ〜（ｃｌは本発明の実施例であ
る。
第３図はグリッドアレイタイプのパッケージに適用した
例で、１０はパッケージ本体１に埋め込まれた断面円形
のビン状リードである。この場合石ｍ、ｔｌ＝リード径
φで、通常ｏ、４．５〜０．５１１１１　カ採用される
。
第４図（ａｔ〜ｆｃｌは第３図におけるビン状リード１
０の他の形態を示し、第４図（ａ）は本体の内部がらり
−ドが導出する場合、同図（ｂ）は本体下部からリード
が導出する場合、同図（ｃｌは本体側面の溝にリードが
埋め込まれている場合で本体下面からのリードの有効長
石はリードの径φよりも大きくとっである。
本発明の適用分野は、電子腕時計、カメラ、自動車等の
電子回路の組込まれた小形モジュール。
コンピュータ＋　ＭＣ等の高密度モジュール等における
パッケージである。
【図面の簡単な説明】
第１図は本発明を成すための前提として本発明者が考え
たパッケージ断面図、第２図はこのパッケージを配線基
板に取付けた状態を示す一部断面図、第３図は本発明の
実施例の断面図、第４図（ａ）〜（ｃｌは同じくその部
分図である。第５図（ａ）〜（ｃ）は従来例によるパッ
ケージとその取付は態様を示す正面図（一部断面図）で
ある。 １・・・セラミックパッケージ本体、２・・・ＩＣ，。 ＬＳＩ半導体素子、３・・・封止蓋、４・・・メタライ
ズ配線、５・・・リード、６・・・半田層、７・・・絶
縁基板。 ８・・・配線、９・・・半田層、１０・・・ビン状リー
ド。 １１・・・スルーホール、１２・・・接続端子、看１石
、１．Ｉｎ・・・リード有効長。 第　１　図 第　２　図 第　３　図 ゝり 第　４　図

Claims (1)

    【特許請求の範囲】
  1. １、小型電子装着を内蔵するセラミックパッケージ本体
    と、この本体内部より導出され配線基板へ接続するため
    の複数のリードを有する小型電子部品であって、前記複
    数のリードはパッケージ本体の主面部に対して直角方向
    に植設されたピンから成り、前記複数のリード先端は配
    線基板上で配線と接続されていることを特徴とする小型
    電子部品。
JP59129333A 1984-06-25 1984-06-25 小型電子部品の実装構造 Granted JPS6016447A (ja)

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JP7315576A Division JPS52156559A (en) 1976-06-23 1976-06-23 Small electronic device packaging package

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Publication Number Publication Date
JPS6016447A true JPS6016447A (ja) 1985-01-28
JPH0121629B2 JPH0121629B2 (ja) 1989-04-21

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63158892A (ja) * 1987-12-11 1988-07-01 株式会社日立製作所 小型電子部品の実装構造
US5067007A (en) * 1988-06-13 1991-11-19 Hitachi, Ltd. Semiconductor device having leads for mounting to a surface of a printed circuit board

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JPS50361A (ja) * 1973-05-07 1975-01-06
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