JPH09186272A - 外部露出型ヒートシンクが付着された薄型ボールグリッドアレイ半導体パッケージ - Google Patents
外部露出型ヒートシンクが付着された薄型ボールグリッドアレイ半導体パッケージInfo
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- JPH09186272A JPH09186272A JP7352583A JP35258395A JPH09186272A JP H09186272 A JPH09186272 A JP H09186272A JP 7352583 A JP7352583 A JP 7352583A JP 35258395 A JP35258395 A JP 35258395A JP H09186272 A JPH09186272 A JP H09186272A
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Abstract
(57)【要約】
【課題】 パッケージチップから放出される熱をより効
果的に放出するとともに半導体パッケージを軽薄短小化
し得る外部露出型ヒートシンクが付着された薄型ボール
グリッドアレイ半導体パッケージを提供することであ
る。 【解決手段】 底面に複数のソルダボールが付着された
PCB基板上に完全開放型貫通スロットを形成し、その
貫通スロットの周縁部の隣接底面に外部露出型ヒートシ
ンクを接着固定し、貫通スロットを通じて露出されたヒ
ートシンクの上面に直接半導体パッケージチップを付着
させることにより、半導体チップから発生する熱をヒー
トシンクを介してマザーボードに直接放出させる。
果的に放出するとともに半導体パッケージを軽薄短小化
し得る外部露出型ヒートシンクが付着された薄型ボール
グリッドアレイ半導体パッケージを提供することであ
る。 【解決手段】 底面に複数のソルダボールが付着された
PCB基板上に完全開放型貫通スロットを形成し、その
貫通スロットの周縁部の隣接底面に外部露出型ヒートシ
ンクを接着固定し、貫通スロットを通じて露出されたヒ
ートシンクの上面に直接半導体パッケージチップを付着
させることにより、半導体チップから発生する熱をヒー
トシンクを介してマザーボードに直接放出させる。
Description
【0001】
【発明の属する技術分野】本発明は外部露出型ヒートシ
ンクが付着されたボールグリッドアレイ(Ball G
rid Array:BGA)半導体パッケージに関す
るもので、より詳しくは熱放出特性を向上させるための
外部露出型ヒートシンクを有し、PCB基板上の貫通ス
ロット内に半導体チップを内装した薄型ボールグリッド
アレイ半導体パッケージに関するものである。
ンクが付着されたボールグリッドアレイ(Ball G
rid Array:BGA)半導体パッケージに関す
るもので、より詳しくは熱放出特性を向上させるための
外部露出型ヒートシンクを有し、PCB基板上の貫通ス
ロット内に半導体チップを内装した薄型ボールグリッド
アレイ半導体パッケージに関するものである。
【0002】
【従来の技術】従来のボールグリッドアレイ半導体パッ
ケージは、基板の上面に一つ又はそれ以上の半導体チッ
プが装着され、PCB基板のような導電性材料に対する
電気的接続が半導体チップの付着されたPCB基板の対
向面表面上に位置するソルダボールのアレイによりなる
構造の半導体パッケージである。
ケージは、基板の上面に一つ又はそれ以上の半導体チッ
プが装着され、PCB基板のような導電性材料に対する
電気的接続が半導体チップの付着されたPCB基板の対
向面表面上に位置するソルダボールのアレイによりなる
構造の半導体パッケージである。
【0003】このような従来のボールグリッドアレイ半
導体パッケージは、図1に示すように、PCB基板1の
底面上に複数のソルダボール1aを溶着してアレイを構
成し、前記PCB基板1の上部に半導体チップ2を付着
し、前記半導体チップ2の底面に付着されたPCB基板
1の部位には複数の閉塞貫通スロット1b(閉塞貫通ス
ロット1bの内部は熱伝導性樹脂とソルダマスクが充填
される)を形成することにより、半導体チップ1から発
生した熱が半導体チップ1の底面と熱伝導性樹脂4を経
てから、半導体チップが付着されたPCB基板1部位に
形成された複数の閉塞貫通スロット1bを通じPCB基
板1の底面に溶着されたソルダボール1aを介してマザ
ーボードに放出される。熱伝導性エポキシとしては、通
常に銀充填エポキシが広く使用される。
導体パッケージは、図1に示すように、PCB基板1の
底面上に複数のソルダボール1aを溶着してアレイを構
成し、前記PCB基板1の上部に半導体チップ2を付着
し、前記半導体チップ2の底面に付着されたPCB基板
1の部位には複数の閉塞貫通スロット1b(閉塞貫通ス
ロット1bの内部は熱伝導性樹脂とソルダマスクが充填
される)を形成することにより、半導体チップ1から発
生した熱が半導体チップ1の底面と熱伝導性樹脂4を経
てから、半導体チップが付着されたPCB基板1部位に
形成された複数の閉塞貫通スロット1bを通じPCB基
板1の底面に溶着されたソルダボール1aを介してマザ
ーボードに放出される。熱伝導性エポキシとしては、通
常に銀充填エポキシが広く使用される。
【0004】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のボールグリッドアレイ(BGA)半導体パッ
ケージにおいては、半導体チップ2から発生した熱が熱
伝導性樹脂4、閉塞貫通スロット1b及びソルダボール
1aを介して放出されるため、その経由する材料の熱抵
抗がそれぞれ異なって、熱を効果的に放出させるのに問
題がある。又、パッケージの構造上、半導体チップ2が
PCB基板1の上部に重なって付着されるため、モール
ディング時、樹脂封止材6の封止高さが半導体チップ2
の厚さ以上に高くなり、半導体パッケージの全体的な厚
さが厚くなる問題があり、軽薄短小のパッケージ形態を
要するシステムには不適合した。
うな従来のボールグリッドアレイ(BGA)半導体パッ
ケージにおいては、半導体チップ2から発生した熱が熱
伝導性樹脂4、閉塞貫通スロット1b及びソルダボール
1aを介して放出されるため、その経由する材料の熱抵
抗がそれぞれ異なって、熱を効果的に放出させるのに問
題がある。又、パッケージの構造上、半導体チップ2が
PCB基板1の上部に重なって付着されるため、モール
ディング時、樹脂封止材6の封止高さが半導体チップ2
の厚さ以上に高くなり、半導体パッケージの全体的な厚
さが厚くなる問題があり、軽薄短小のパッケージ形態を
要するシステムには不適合した。
【0005】従って、本発明者は前記問題点を解消する
ため、従来のボールグリッドアレイ半導体パッケージと
は異なり、完全開放型貫通スロットが形成された基板の
底面に貫通スロットより大きい面積を有するヒートシン
クを接着固定し、貫通スロット内の中央部の位置でヒー
トシンクの上面に半導体チップを実装させることによ
り、半導体チップから発生する熱が熱伝導率の高いヒー
トシンクを介して直接マザーボートに効果的に放出され
るようにするとともに、半導体チップを基板の底面に付
着されたヒートシンクの上面に接着固定した結果、半導
体チップの実装高さが基板と大略同一高さに位置するの
で、外部環境から半導体チップを保護するための樹脂封
止材の封止厚さを少なくとも半導体チップの厚さだけ減
らすことができるようにした。
ため、従来のボールグリッドアレイ半導体パッケージと
は異なり、完全開放型貫通スロットが形成された基板の
底面に貫通スロットより大きい面積を有するヒートシン
クを接着固定し、貫通スロット内の中央部の位置でヒー
トシンクの上面に半導体チップを実装させることによ
り、半導体チップから発生する熱が熱伝導率の高いヒー
トシンクを介して直接マザーボートに効果的に放出され
るようにするとともに、半導体チップを基板の底面に付
着されたヒートシンクの上面に接着固定した結果、半導
体チップの実装高さが基板と大略同一高さに位置するの
で、外部環境から半導体チップを保護するための樹脂封
止材の封止厚さを少なくとも半導体チップの厚さだけ減
らすことができるようにした。
【0006】
【課題を解決するための手段】従って、本発明は、半導
体チップと、半導体チップが内装される部位に一つの完
全開放型貫通スロットが形成される基板と、基板に溶着
されるソルダボールと、基板に形成される完全開放型貫
通スロットより大きい面積を有するヒートシンクとから
構成され、ヒートシンクは基板に形成される一つの開放
型貫通スロットの周縁部の隣接底面に接着手段により接
着固定され、半導体チップは基板に接着固定されたヒー
トシンク上面の中央部に接着固定されて基板の開放型貫
通スロット中央部に内装されることを特徴とする外部露
出型ヒートシンクが付着された薄型ボールグリッドアレ
イ半導体パッケージを提供する。
体チップと、半導体チップが内装される部位に一つの完
全開放型貫通スロットが形成される基板と、基板に溶着
されるソルダボールと、基板に形成される完全開放型貫
通スロットより大きい面積を有するヒートシンクとから
構成され、ヒートシンクは基板に形成される一つの開放
型貫通スロットの周縁部の隣接底面に接着手段により接
着固定され、半導体チップは基板に接着固定されたヒー
トシンク上面の中央部に接着固定されて基板の開放型貫
通スロット中央部に内装されることを特徴とする外部露
出型ヒートシンクが付着された薄型ボールグリッドアレ
イ半導体パッケージを提供する。
【0007】
【発明の実施の形態】以下、本発明を添付図面に基づい
てより具体的に説明すると次のようである。図2は本発
明のボールグリッドアレイ半導体パッケージの断面図
で、底面に複数のソルダボール11が付着されるボール
グリッドアレイ用PCB基板10の、半導体チップ20
が付着される部位に完全開放型貫通スロット12を形成
し、前記貫通スロット12の周縁部の隣接下面にヒート
シンク30を付着させる。この際に、ヒートシンク30
の材質としては、熱伝導率の良好な銅、銅合金、Al等
の金属材素材が使用され、ヒートシンク30はPCB基
板10の貫通スロット12より大きい面積を有する。ヒ
ートシンク30はPCB基板10に形成される開放型貫
通スロット12の周縁部の隣接底面に接着テープ又は接
着剤等の接着手段42で接着固定される。そして、PC
B基板10に形成された貫通スロット12を通じて露出
されたヒートシンク30の上面に半導体チップ20をエ
ポキシ樹脂等の接着手段41を使用して直接付着させ、
前記半導体チップ20とPCB基板10を接触させるた
め、金ワイヤ50をボンディングさせた後、その外部を
樹脂封止材60でモールディングしてパッケージを完成
する。本発明において、多様な種類の配線基板が使用で
きることは勿論であるが、通常にPCB基板(10)が
使用される。
てより具体的に説明すると次のようである。図2は本発
明のボールグリッドアレイ半導体パッケージの断面図
で、底面に複数のソルダボール11が付着されるボール
グリッドアレイ用PCB基板10の、半導体チップ20
が付着される部位に完全開放型貫通スロット12を形成
し、前記貫通スロット12の周縁部の隣接下面にヒート
シンク30を付着させる。この際に、ヒートシンク30
の材質としては、熱伝導率の良好な銅、銅合金、Al等
の金属材素材が使用され、ヒートシンク30はPCB基
板10の貫通スロット12より大きい面積を有する。ヒ
ートシンク30はPCB基板10に形成される開放型貫
通スロット12の周縁部の隣接底面に接着テープ又は接
着剤等の接着手段42で接着固定される。そして、PC
B基板10に形成された貫通スロット12を通じて露出
されたヒートシンク30の上面に半導体チップ20をエ
ポキシ樹脂等の接着手段41を使用して直接付着させ、
前記半導体チップ20とPCB基板10を接触させるた
め、金ワイヤ50をボンディングさせた後、その外部を
樹脂封止材60でモールディングしてパッケージを完成
する。本発明において、多様な種類の配線基板が使用で
きることは勿論であるが、通常にPCB基板(10)が
使用される。
【0008】図3はこのような構成を有する本発明のボ
ールグリッドアレイ半導体パッケージをマザーボード7
0に実装させた状態を示す断面図である。これはPCB
基板10の底面に付着されたヒートシンク30がマザー
ボード70に直接されるようにして、半導体パッケージ
チップ20から発生する熱の放出効果を極大化させるも
のである。即ち、ヒートシンク30はソルダボール11
が溶着されるPCB基板の表面に付着され、半導体チッ
プ20から発生する熱が熱伝導率の高いヒートシンク3
0を通じてマザーボード70に直接放出されるようにす
ることにより(伝達経路が短縮される)、熱伝達が効率
的になる。
ールグリッドアレイ半導体パッケージをマザーボード7
0に実装させた状態を示す断面図である。これはPCB
基板10の底面に付着されたヒートシンク30がマザー
ボード70に直接されるようにして、半導体パッケージ
チップ20から発生する熱の放出効果を極大化させるも
のである。即ち、ヒートシンク30はソルダボール11
が溶着されるPCB基板の表面に付着され、半導体チッ
プ20から発生する熱が熱伝導率の高いヒートシンク3
0を通じてマザーボード70に直接放出されるようにす
ることにより(伝達経路が短縮される)、熱伝達が効率
的になる。
【0009】又、図4は本発明のボールグリッドアレイ
半導体パッケージに使用されるヒートシンクの断面を示
すもので、ヒートシンク30の上面は、PCB基板10
との接着強度を高めるため、CuOのような黒色又はC
u2 Oのような褐色酸化物で鍍金するか、又はグラウ
ンドボンドのため、純粋銅又は銀で鍍金した表面層31
を形成させることができる。
半導体パッケージに使用されるヒートシンクの断面を示
すもので、ヒートシンク30の上面は、PCB基板10
との接着強度を高めるため、CuOのような黒色又はC
u2 Oのような褐色酸化物で鍍金するか、又はグラウ
ンドボンドのため、純粋銅又は銀で鍍金した表面層31
を形成させることができる。
【0010】又、前記ヒートシンク30の底面には、パ
ッケージをマザーボード70に実装する時、ヒートシン
ク30とマザーボード70との直接ソルダリングを容易
にするため、ソルダ鍍金処理するか、接着力の増大のた
めにパラジウムPdで鍍金処理した表面層32を形成す
ることができる。そして、前記ヒートシンク30の厚さ
は、パッケージがマザーボード70に実装される時、ソ
ルダボール11の先端部がくずれながらジョイントされ
る高さ(0.4mm)と一致しように、0.4mmを越
えればならない。
ッケージをマザーボード70に実装する時、ヒートシン
ク30とマザーボード70との直接ソルダリングを容易
にするため、ソルダ鍍金処理するか、接着力の増大のた
めにパラジウムPdで鍍金処理した表面層32を形成す
ることができる。そして、前記ヒートシンク30の厚さ
は、パッケージがマザーボード70に実装される時、ソ
ルダボール11の先端部がくずれながらジョイントされ
る高さ(0.4mm)と一致しように、0.4mmを越
えればならない。
【0011】又、前記ヒートシンク30をPCB基板1
0の底面に接着する接着手段42としては、接着剤、又
は両面又は三面接着テープ等が挙げられる。 本発明に
よる半導体パッケージにおいては、ヒートシンク30が
PCB基板10の底面に付着され、貫通スロット12を
通じて露出されたヒートシンク30の上面に半導体チッ
プ20が付着されることにより、樹脂封止材60の高さ
を半導体チップ20の厚さ以上に著しく減らすことがで
きるので、軽薄短小のパッケージ形態を要するシステム
に特に適合する利点がある。
0の底面に接着する接着手段42としては、接着剤、又
は両面又は三面接着テープ等が挙げられる。 本発明に
よる半導体パッケージにおいては、ヒートシンク30が
PCB基板10の底面に付着され、貫通スロット12を
通じて露出されたヒートシンク30の上面に半導体チッ
プ20が付着されることにより、樹脂封止材60の高さ
を半導体チップ20の厚さ以上に著しく減らすことがで
きるので、軽薄短小のパッケージ形態を要するシステム
に特に適合する利点がある。
【0012】
【発明の効果】以上説明したように、本発明による外部
露出型ヒートシンクが付着された薄型ボールグリッドア
レイ半導体パッケージは、半導体チップから放出される
熱が熱伝導率の高いヒートシンクを通じて直接マザーボ
ードに放出される熱放出特性を有するとともに、半導体
チップを外部環境から保護するための樹脂封止材の厚さ
を著しく減らして半導体パッケージを軽薄短小化し得る
優れた効果を有する。
露出型ヒートシンクが付着された薄型ボールグリッドア
レイ半導体パッケージは、半導体チップから放出される
熱が熱伝導率の高いヒートシンクを通じて直接マザーボ
ードに放出される熱放出特性を有するとともに、半導体
チップを外部環境から保護するための樹脂封止材の厚さ
を著しく減らして半導体パッケージを軽薄短小化し得る
優れた効果を有する。
【図1】従来のボールグリッドアレイ半導体パッケージ
の断面図である。
の断面図である。
【図2】本発明のボールグリッドアレイ半導体パッケー
ジの断面図である。
ジの断面図である。
【図3】本発明のボールグリッドアレイ半導体パッケー
ジがマザーボードに実装された状態を示す断面図であ
る。
ジがマザーボードに実装された状態を示す断面図であ
る。
【図4】本発明のボールグリッドアレイ半導体パッケー
ジの熱放出のために使用されるヒートシンクを示す断面
図である。
ジの熱放出のために使用されるヒートシンクを示す断面
図である。
10 PCB基板 11 ソルダボール 12 貫通スロット 20 半導体チップ 30 ヒートシンク 41、42 接着手段 50 金ワイヤ 60 樹脂封止材 70 マザーボード
Claims (8)
- 【請求項1】 半導体チップと、前記半導体チップが内
装される部位に一つの完全開放型貫通スロットが形成さ
れる基板と、前記基板に溶着されるソルダボールと、前
記基板に形成される完全開放型貫通スロットより大きい
面積を有するヒートシンクとから構成され、ヒートシン
クは基板に形成される一つの開放型貫通スロットの周縁
部の隣接底面に接着手段により接着固定され、前記半導
体チップは基板に接着固定されたヒートシンク上面の中
央部に接着固定されて基板の開放型貫通スロット中央部
に内装されることを特徴とする外部露出型ヒートシンク
が付着された薄型ボールグリッドアレイ半導体パッケー
ジ。 - 【請求項2】 前記ヒートシンクの厚さは、パッケージ
がマザーボードに実装される時、ソルダボールの先端部
がくずれながらジョイントされる高さより小さいことを
特徴とする請求項1記載の外部露出型ヒートシンクが付
着された薄型ボールグリッドアレイ半導体パッケージ。 - 【請求項3】 前記ヒートシンクの厚さは最大0.4m
mを越えないことを特徴とする請求項1又は2記載の外
部露出型ヒートシンクが付着された薄型ボールグリッド
アレイ半導体パッケージ。 - 【請求項4】 前記ヒートシンクはソルダボールが溶着
される基板表面上に接着固定されることを特徴とする請
求項1記載の外部露出型ヒートシンクが付着された薄型
ボールグリッドアレイ半導体パッケージ。 - 【請求項5】 前記ヒートシンクの上面はCuO又はC
u2 Oで表面処理されることを特徴とする請求項1又
は3記載の外部露出型ヒートシンクが付着された薄型ボ
ールグリッドアレイ半導体パッケージ。 - 【請求項6】 前記ヒートシンクの上面はグラウンドボ
ンドのための銅又は銀が鍍金されることを特徴とする請
求項1又は3記載の外部露出型ヒートシンクが付着され
た薄型ボールグリッドアレイ半導体パッケージ。 - 【請求項7】 前記ヒートシンクの下面はPd又はソル
ダ鍍金処理されることを特徴とする請求項1又は3記載
の外部露出型ヒートシンクが付着された薄型ボールグリ
ッドアレイ半導体パッケージ。 - 【請求項8】 前記接着手段は銀充填エポキシ、両面接
着テープ又は三面接着テープのいずれかであることを特
徴とする請求項1記載の外部露出型ヒートシンクが付着
された薄型ボールグリッドアレイ半導体パッケージ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950025172A KR100186759B1 (ko) | 1995-08-16 | 1995-08-16 | 솔더볼을 입출력 단자로 사용하는 볼 그리드 어레이(bga) 반도체 패키지의 열 방출구조 |
KR1995P25172 | 1995-08-16 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09186272A true JPH09186272A (ja) | 1997-07-15 |
JP2727435B2 JP2727435B2 (ja) | 1998-03-11 |
Family
ID=19423577
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7352583A Expired - Fee Related JP2727435B2 (ja) | 1995-08-16 | 1995-12-28 | 外部露出型ヒートシンクが付着された薄型ボールグリッドアレイ半導体パッケージ |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2727435B2 (ja) |
KR (1) | KR100186759B1 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20030066996A (ko) * | 2002-02-06 | 2003-08-14 | 주식회사 칩팩코리아 | 향상된 열방출 특성을 갖는 볼 그리드 어레이 패키지 |
CN100364076C (zh) * | 2003-09-08 | 2008-01-23 | 日月光半导体制造股份有限公司 | 桥接形式的芯片封装结构及其制造方法 |
CN103531549A (zh) * | 2013-10-24 | 2014-01-22 | 桂林微网半导体有限责任公司 | 半导体芯片封装结构和封装方法 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100474193B1 (ko) * | 1997-08-11 | 2005-07-21 | 삼성전자주식회사 | 비지에이패키지및그제조방법 |
KR20010057046A (ko) * | 1999-12-17 | 2001-07-04 | 이형도 | 캐비티를 갖는 패키지 기판 |
KR100649878B1 (ko) * | 2000-12-29 | 2006-11-24 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61260699A (ja) * | 1985-05-14 | 1986-11-18 | 三菱電線工業株式会社 | 電子回路装置 |
JPH0258358A (ja) * | 1988-08-24 | 1990-02-27 | Ibiden Co Ltd | 電子部品搭載用基板 |
JPH03261165A (ja) * | 1990-03-12 | 1991-11-21 | Hitachi Ltd | 半導体装置 |
-
1995
- 1995-08-16 KR KR1019950025172A patent/KR100186759B1/ko not_active IP Right Cessation
- 1995-12-28 JP JP7352583A patent/JP2727435B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61260699A (ja) * | 1985-05-14 | 1986-11-18 | 三菱電線工業株式会社 | 電子回路装置 |
JPH0258358A (ja) * | 1988-08-24 | 1990-02-27 | Ibiden Co Ltd | 電子部品搭載用基板 |
JPH03261165A (ja) * | 1990-03-12 | 1991-11-21 | Hitachi Ltd | 半導体装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20030066996A (ko) * | 2002-02-06 | 2003-08-14 | 주식회사 칩팩코리아 | 향상된 열방출 특성을 갖는 볼 그리드 어레이 패키지 |
CN100364076C (zh) * | 2003-09-08 | 2008-01-23 | 日月光半导体制造股份有限公司 | 桥接形式的芯片封装结构及其制造方法 |
CN103531549A (zh) * | 2013-10-24 | 2014-01-22 | 桂林微网半导体有限责任公司 | 半导体芯片封装结构和封装方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2727435B2 (ja) | 1998-03-11 |
KR100186759B1 (ko) | 1999-04-15 |
KR970013134A (ko) | 1997-03-29 |
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