JPH03261165A - 半導体装置 - Google Patents

半導体装置

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JPH03261165A
JPH03261165A JP2060600A JP6060090A JPH03261165A JP H03261165 A JPH03261165 A JP H03261165A JP 2060600 A JP2060600 A JP 2060600A JP 6060090 A JP6060090 A JP 6060090A JP H03261165 A JPH03261165 A JP H03261165A
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Masayuki Shirai
優之 白井
Kanji Otsuka
寛治 大塚
Takashi Miwa
孝志 三輪
Tetsuo Nakano
哲夫 中野
Kazuo Koide
一夫 小出
Akira Yamagiwa
明 山際
Takao Oba
大場 隆夫
Toshio Hatada
畑田 敏夫
Hitoshi Matsushima
均 松島
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はPPGA (プラスチック・ピン・グリッド・
アレイ〉構造のLSIなどの封止技術、特に、信号伝播
特性を損なうことなく空冷放熱を行うために用いて効果
のある技術に関するものである。
〔従来の技術〕
半導体装置は、実装密度の向上と共に外部回路との接続
のためのピン(或いはリード)数が多くなる。多ピン化
を可能にし、かつ従来からのプリント基板に実装できる
パッケージ構造を有するものにPGA (ピン・グリッ
ド・アレイ)がある。
PGAのパッケージには、従来よりセラミックが用いら
れ、また配線材料には焼結金属が用いられている。しか
し、セラミックはコストが高くかつ誘を率が高いために
配線に対しては線間の静電容量となる。また、焼結金属
は電気抵抗が高いため、電源や信号配線に直列の抵抗分
を含ませる。
このため、電源系にあっては抵抗分により損失が生じ、
一方、信号系にあっては、セラミックによる静電容量と
配線の電気抵抗とにより信号遅延を生じる。
そこで、日経エレクトロニクス「別冊弘2マイクロデバ
イセズJ 1984.6.11SP160〜P168に
記載のように、セラミックに代えて低コスト化が可能な
プラスチックPGAが注目され、ASIC(^pH1c
ation 5pecific IC:特定用途向けI
C)LSIなどに用途が広がりつつある。
そのパッケージベースは、プリント基板材料でもあるガ
ラス繊維入りエポキシ、トリアジン、ポリイミドなどの
誘電率の低い材料が用いられ、また、配線には電気抵抗
の低い銅が用いられる。
なお、このようなPPGAに関連する技術は、例えば、
特開昭60−38841号及び特開昭60−38842
号がある。
〔発明が解決しようとする!IB〕
ところが、前記の如くプラスチックを用いたパッケージ
技術においては、プラスチックの熱伝導度がセラミック
に比べて悪く、高集積に伴う半導体チップの高発熱に対
する冷却、及び信号の高速伝播を満足することができな
い。
半導体装置の高発熱の冷却に対処するものとして、特開
昭60−136348号がある。すなわち、有機プリン
ト板材料のLSI取付部に穴を開け、熱伝導度の良い板
をプリント板の裏面に張り付け、その表面の穴部を通し
てLSIを良熱伝導板に付ける構造としている。しかし
、この構造では、各部材の熱膨張差はセラミックを用い
る場合に比べて大きく、接合に何らかの対策を講じない
と破壊につながる。
また、ガラスエポキシ樹脂からなる基板上にLSIを取
り付けるプラスチック・ピン・グリッド・アレイ・パッ
ケージにおいて、各接合部間の接着剤に熱膨張差を解消
するためにエラストマを用いることが、特開昭60−1
36345号に示されている。しかし、エラストマは熱
伝導性が悪く、放熱対策に問題がある。
また、エラストマは気泡の多い構造であるため、エポキ
シ系の接着剤に比べて水分が侵入し易く、キャビティ内
の配線が腐蝕する等の問題がある。
さらに、放熱を容易にするためには、自然空冷、あるい
は数m/Sの風速で行えることが望ましいが、従来、半
導体装置が数十ワットになると十分に放熱が期待できな
くなる。
そこで、本発明の目的は、高速信号伝播特性を保証しな
がら数十ワット級の半導体装置の冷却を可能にする封止
技術を提供することにある。
本発明の他の目的は、通常のプリント基板で作られたパ
ッケージと安い材料で作られた熱拡散板を組合せ、低コ
ストで高信頼度かつ高性能を有するパッケージ構造を提
供することにある。
本発明のさらに他の目的は、構造材料の特性からくる諸
々の不整合を軟らかい材料で接合または覆うことにより
、材料特性関係を独立させることにより自由な材料の組
合せが可能となり、低コストで信頼度、性能を犠牲にす
ることのない技術を提供するものである。
本発明の前記目的と新規な特徴は、本明細書の記述およ
び添付図面から明らかになるであろう。
〔課題を解決するための手段〕
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下の通りである。
(1)、半導体チップ及びこれを搭載する放熱部と、少
なくとも1層の配線層を備え、その端部を前記半導体チ
ップの近傍に配置したプラスチック基板からなる半導体
装置において、前記半導体チップと放熱部間及び半導体
チップ全面が、弾性率o、001〜100kg/am”
 の軟らかい材料で覆われている構造としたものである
また、(2)、前記放熱部を、半導体チップが接合され
る熱拡散板と、前記軟らかい材料からなる接着剤を介し
て熱拡散板と接合されるヒートシンクとで構成した前記
(1)記載の半導体装置の構造とするものである。
〔作用〕
上記した手段〔1)によれば、半導体チップを軟らかい
材料で接合することにより、パッケージを構成する材料
の膨張率の違いから生じる不整合を防止できる。また、
チップ全面をコーティングすることにより、チップへの
水分の侵入を防止するとともに、上述した接合剤と同様
に、不整合を防止できる。したがって、プラスチック・
ピン・グリッド・アレイ・パッケージの信頼性を向上で
きる。
上記した手段(2)によれば、半導体チップが熱拡散板
に搭載され、その反対面にヒートシンクを装着すると共
に、半導体チップを露出させた状態でその周辺にプラス
チック基板を配設し、これを熱拡散板に接合している。
この結果、半導体チップで発生した熱は熱拡散板を介し
て速やかにヒートシンクに伝達され、一方、各配線層を
内蔵したプラスチック基板は線間容量、配線上のインダ
クタンス及び抵抗を最小にし、信号伝播特性の劣化を防
止する。したがって、信号伝播特性を損なうことなく、
プラスチックパッケージを用いながら十分な放熱を行う
ことができる。
〔実施例1〕 第1図は本発明による半導体装置の一例を示す断面図で
ある。
LSIのチップ1は、熱拡散板2の中央部に形成された
台座部に熱伝導度のよいフィラーの入ったゴム状弾性を
有するエラストマ3を介して接合されている。熱拡散板
2は鋼材などを用いて方形もしくは長方形に加工され、
また台座部が他の部分より肉厚にされ、反対側の面は平
面にされている。
チップ1の周辺には、プラスチック、ガラスエポキシな
どが用いられ、かつ配線が多層にされている配線基板4
が、軟らかい材料、例えばその熱伝導度のよいフィラー
の入ったエラストマ5を介して熱拡散板2に接合されて
いる。配線基板4はその中央部分に開口を有し、その開
口部にチップ1及び熱拡散板2の台座部が位置する。こ
の熱拡散板2は、配線基板4とほぼ等しい外形寸法を有
し、チップ1の放熱面積を大きくしている。この配線基
板4には、一定間隔に多数のピン6 (電極)が埋設さ
れ、各々配線基板4内の配線に接続されている。このピ
ン6は、はんだ付は或いはかしめにより立設加工され、
その材料には弾性変形限界の高いBe−Cuなどを用い
る。因みに、従来は42合金、リン青銅などが用いられ
ていた。
配線基板4の内側端は階段状になっており、各段の表面
には配線が露出し、チップ1上のその配線との間は、金
、銅またはアルミニウム材によるボンディングワイヤ7
で接続されている(ボンディングワイヤ7に代えてTA
B (テープ・オートメイテッド・ボンディング)を使
用してもよい)。
熱拡散板2の上面(チップ1の設けられていない面)に
は、軟らかい材料、例えばエラストマ8を介してフィン
9 (ヒートシンク)が接合されている。フィン9は、
熱伝導性に優れるアルミニウム材が用いられ、さらに複
数の深溝が形成され、放熱面積が広くなるようにされて
いる。エラストマ8は後述する熱伝導度の良いフィラー
を含んだものにすれば、放熱効果がさらに向上する。
さらに、チップ1の露出面及び隣接する配線基板4の一
部、すたわち配線基板4の内側端から露出する電極を保
護するためにキャップ10が軟らかい材料、例えばエラ
ストマ12を介して配線基板4に接合されている。この
エラストマ12を含めて、前記いずれのエラストマも接
合される部材相互の熱膨張差を吸収するために設けられ
ている。
また、前記チップ1、配線基板4の側端から露出する電
極およびボンディングワイヤ7を、配線基板4とキャッ
プ10とを接合するエラストマ12から侵入する水分に
よる影響を防ぐため、コーティングゲル11によって保
護している。このコーティングゲル11は、ワイヤ断線
や水分の侵入を防ぐ材料が好ましい。熱拡散板2と配線
基板4間または配線基板4とキャップ10間をエラスト
マで接合した場合、チップ1表面だけでなくチップ1側
面まで耐湿性のシリコーンゲルで被っておくと、水分の
侵入によるポンディングパッドのAl腐蝕を防止できる
。これはエラストマのキュア時に気泡がエラストマ内に
残って、そこが水分の侵入経路とはることがあるからで
ある。
コーティングゲル11には、例えば、弾性率が100 
kg f 711112以下の材料で、シリコーン、ポ
リウレタン、他のゲル状の物質で、熱膨張係数20 X
 10−’/l:以下の溶融シリカやアルミナの充填を
行った物や、シリコン変成フェノール硬化型エポキシ樹
脂を用いることができる。
なお、以上の各部に用いた材料の熱膨張係数及び熱伝導
度を示せば第1表の如くである。
(以下余白) く第1表〉 第1表から明らかなように、シリコンに比べ熱拡散板2
として考えられる材料である銅は、熱膨張係数が大きい
。また、フィン9の主要構造材であるアルミニウムは更
に大きい。また、誘電率の低い材料と見なされるガラス
tm雄入りエポキシ、ガラス繊維入りポリイミド、ガラ
ス繊維入りビスマレイドトリアジンなどは、同様にシリ
コンに比べ熱膨張係数が大きい。仮に、熱拡散板2に、
INやCu / M o / Cuクラッド材を用いた
場合、シリコンとの整合は良好であるものの、他の構成
材料との整合に問題が残る。
しかし、本発明では、不整合な材料間の相互接合に、変
形し易いエラストマを用いているので、上記した整合の
問題は解消する。ただし、軟らかい材料、たとえばエラ
ストマは熱伝導度が悪いので、できるだけ薄い層になる
ように形成するか、あるいは第1表に示したように熱伝
導度の良いフィラーを混入させるのが望ましい。
エラストマとして、アルミナフィラー人りメチールフエ
ニールシロキサンゴム(例えば、商品名「東し5E−4
400J)を用いた場合、引っ張り破壊限界値の伸びは
100%であり、安全¥=50%を見積もると設計歪量
として50%が得られる。更に、大きむ破壊限界伸びを
有するものにメチールフェニールシロキサンゲル(例え
ば、商品名「東しJCR6110J)があり、その破壊
限界伸びは200%であるため、設計歪量として100
%が得られる。この前提のもとに設計した好ましいパッ
ケージ材として得られたのが第2表及び第3表に示すも
のである。ここでは共にjJ1図に示した構成を用い、
チップサイズ14.5 u角のパッケージとし、フィン
サイズが60u角で熱拡散板2の厚みを1卸にした。フ
ィン形状は、高さ18鶴、フィン間隔4車とし、風速1
m/秒の風冷にした。また、変位は、−55℃〜150
℃(ΔT=205℃)のときの値である。
く第2表〉 〈第3表〉 (以下余白) 第2表は銅の熱拡散板2を用いた場合であり、14、5
 u角のシリコンチップとの間の温度サイクル時の最大
温度差205℃における変位は21μmである。設計歪
量をゲルの100%と見て、接着材厚みは21μm以上
とし、実施例では25μmに設定した。一方、60叩角
の調熱拡散板とアルミニウムフィンの205℃における
変位は40μmとなり、ゴムの50%設計歪み量からゴ
ム厚みは100μmになる。このような条件下で、夫々
の熱抵抗を計算すると、第2表に示すように合計は2.
24℃/Wとなり、良好な値が得られる。
第3表は熱拡散板2として窒化アルミニウム(AZN)
を用いた場合であり、シリコンチップと、INの変位は
小さく2μmであり、25μmの金−シリコン合金(重
量8%)が使用できる。これにより、第1表のゲル部熱
抵抗の1/1000以下の値とすることができるが、A
INとアルミニウムフィンの接合に250μmの厚いゴ
ム材の挿入を必要とし、20倍の熱抵抗になる。しかし
、総合的には、1.98℃/Wとなって11表の例より
小さく、30W程度の半導体チップを十分に冷却しろる
ものとなる。なお、Cu/Mo/Cuクラツド板(例え
ば、CLYMAX :フライマックス社製)、Cu含浸
焼結タングステン、Fe−N1メツシュ入り銅板(例え
ば、住友特殊金属社製)アルミニウムなども熱拡散板と
して同様に扱うことができる。
第2図(a)及び第3図は配線基板4及びピン6の詳細
を示す拡大断面図である。第2図はTTL (トランジ
スタ・トランジスタ・ロジック)インターフェースに対
応するものである。第2図(b)は第2図(a)のピン
配置を示す斜視図、第2図(c)、(d)は第2図(a
)の一部拡大斜視図である。第3図はECL(エミッタ
・カップルド・ロジック)インターフェースに対応する
ものである。第3図は、インピーダンス整合を行うため
に接地層4aを電源層4bと信号層4Cの間に設けたと
ころに特徴がある。本実施例では、例えば、層間隔を1
00μmにして50Ωが得られた。
配線基板4は、プラスチック材の中に複数の配線層(接
地層4as電源層4b、信号層4C)が一定間隔に積層
されている。第2図(a)及び第3図では、ピン6に接
地層4aが接続される例を示しており、ピン6は配線基
板4に形成されたスルーホール4dに嵌入され、はんだ
4eによって固定されている。この場合、ピン6に接続
しない配線層はスルーホール4dに接触しないように絶
縁されている。また、ピン6は、曲げに対し剛性を備え
た材料を用いる。さらに、第2図(b)に示すように、
ピン6は配線基板4のほぼ全面に多数形成されている。
配線基板4のチップ1との接続部は、段差形状にされ、
各段に配線層が露出している。接地層4aの一部は第2
図(e)に示すように、基板側端および電源層4bが形
成されている面に側面導通部4fとして延長され、電源
層4bの面でチップとボンディングワイヤで接続されて
いる。また、側面導通部4fは、第2図(2)に示すよ
うに、配線基板4の側端全面に形成され、その一部は電
源層4bが形成されている面に延長してもよい。チップ
1と配線層との接続は、各部材の相互接続に軟らかい材
料、例えばエラストマが用いられているため、各剛体の
変位を吸収可能なように、ループ形状をしたボンディン
グワイヤ7を用いて行う。
また、封止は同様な理由から剛性の強いエポキシポツテ
ィングを使用できないので、近年高信頼の封止材として
注目されているシリコーンゲル(例えば、信越シリコン
社製のKJR9010又は東しダウコーニングシリコー
ン社製のJCR6110)をコーティングゲル11とし
て用い、ポツティングを行っている。
さらに、機械的保護としてキャップ10がエラストマ1
2で封止されるが、キュア時の加熱で内圧が上昇してブ
ローホールが発生し、内外圧が同じとなり、エラストマ
が硬化しないうちにそのブローホールが再び閉じた後、
エラストマ12が硬化するような硬化の時間温度の制御
が可能なエラストマを使用することにより高信頼度が得
られる。
第4図(a)、 (b)、 (C)は第2図の信号層4
c、電源層4b及び接地層4aの各々の詳細を示すもの
で、装置全体の約1/4を示している。ここでは、従来
からPGAパッケージで採用しているめっき導通線を廃
止し、配線の寄生容量が30〜40%を低減した構造に
なっている。この実現は、チップlの取付部を貫通穴と
したことが一部になっている。また、配線層のいずれも
が、銅配線を用いているため、電気抵抗を低くできる。
したがって、従来と同一抵抗レベルとした場合には、配
線、特に信号配線の微細幅設計が可能になる。
jJ4図b)には、その1部が配線基板4の内側端まで
延在している接地用(Gnd)配線4b’ と、その他
の電源電圧用配線4b″とがある。この接地用配線4b
’ は第2図(C)又は(イ)に示すように、配線基板
4の内側端の側面導通部4fを介して接地層4aに接続
されている。このような構造にすることにより、電源用
、接地用の配線層を同一面にすることができるので、ボ
ンディングが簡単になり、かつ接地用電位の安定化を図
ることができる。
さらに、第41!1(b)に示すように、電源層4bは
多くの本数を並行状態に設けているが、これは合体して
幅広の配線にしてもよい。最近のLSIは、安定な多数
の異種電圧の電源ラインを必要とする傾向にある。そこ
で、その要求に応じられるように中間に電源層4bを配
設する構造にしている。
そして、チップlの搭載部13に対し最短距離となるよ
うに対向電極が設置され、接続点間をボンディングワイ
ヤで接続している。なお、1つの電源に対し、複数本の
ラインを用意することによって、インダクタンスを最小
にすることがてきる。
チップ1からの導通は、第2図及び第3図に示す側面導
通i[4fを介してボンディングワイヤ7で電源層4b
に接続する。
周辺にリードが放射状に突出しているQFP(クワッド
・フラット・パッケージ)型であれば、すべての配線が
パッケージの最外周まで導出させる必要があるが、ピン
・グリッド・アレイ・パッケージでは内部配線より延在
するめっき線を廃止した構造にしたので、ピン設置部で
の配線は#端のみとなり、相対的に短い配線でピン6を
介して外部の回路基板へ接続が可能となり、平均的な寄
生容量、インダクタンス、及び抵抗を小さくすることが
できる。
また、電源層4bと接地層4a間に接続するバイパスコ
ンデンサをパッケージに内蔵させたい場合がある。これ
に対しては、第5図に示すように、チップ型のバイパス
コンデンサ14の搭載スペース1つを電源層4bあるい
は信号層4C上に確保する。そして、チップ1のコーナ
部に対向する電源層4bあるいは信号層4Cを無配線領
域にしてバイパスコンデンサ14を配設し、その両脇に
ボンディングワイヤ7を接続するための配線層を平行集
中させる。各配線の先端はチップ1のパッド1aに対向
させ、バイパスコンデンサ14によってボンディング処
理が妨害されないようにする。
無配線領域に設置したバイパスコンデンサ14は、その
両端子を電源層4bと接地層4a間に接続する。また、
ボンディングワイヤ7は、配線層の端部とチップ1のパ
ッド1aとの間に接続される。
第3表は第2図に示したTTLインターフェース構造と
従来のパッケージ構造とを比較したものである。
く第4表〉 第4表から明らかなように、静電容量は約l/2、抵抗
は約1710に改善されていることがわかる。この改善
により、信号の高速伝送が可能になる。具体的には、1
50MHz程度のクロック周波数を有するLSIにも適
用可能になる。これは、チップ搭載部を貫通穴構造とし
、その周辺に多層構造で銅配線及び低誘電率有機物によ
る配線基板を配設し、その層構造がLSI活性面から見
て信号/電源/接地、信号/接地/電源、接地/信号/
接地/信号/接地/電源/電源/接地などの組合せにし
ていることによるもので、パルス高速伝播を可能にして
いる。
本願において用いる軟らかい材料、すなわちエラストマ
及びコーティングゲルは、いずれも弾性率が0.001
〜100kg/flII112 の範囲、好ましくは0
.01〜10kg/aIl!” にある材料を用いる。
更に、パッケージを構成する材料間の熱膨張の不整合を
吸収できる厚み、すなわち歪量として5〜1000%、
好ましくは50〜200%に制御された厚さにするのが
よい。ここで、弾性率0.001〜100kg/−2の
軟らかい材料とは、0.05〜0、5 kg f / 
wn2の弾性係数を有するシリコーンゴム、例えばメチ
ールフェニールシロキサン等(白金触媒附加反応形)に
Al2Oコ等の充填剤(入れな(でもよい)が入ったも
の、例えばTSE322RTV(東芝シリコーン社)、
信越化学社のKJR9022、ダウ東しシリコーン社の
CY52−223等がある。さらに、シリコーンゴムも
同様の基材(メチールフェニールシロキサン等)でKE
IIO(信越化学社〉やKJR9010、ダウ東しシリ
コーン社のJCR6110等がある。
50〜100kgf/、2 の弾性係数を持つゴム変性
エポキシXNR3508(カーボンフィラー人りジシア
ンジアミド硬化形)(チバガイギー社製)等がある。ま
た、0.1〜50 kg f /社2の弾性率を有する
ポリウレタンゴム、UE539やポリウレタンゲル等が
ある。要は、ゴム系、ゲル系材料であればよく、必要な
らばフィラーを入れることができる。
また、歪量5〜1000%を実現するパッケージの大き
さと接合部のゴム厚の関係を第7図に示す。
第7図におけるパッケージサイズは、熱拡散板(Cu)
あるいはガラス繊維入りエポキシ樹脂基板の大きさであ
る。また、ゴム厚はシリコーンゴム(商品名「東し5E
4400」)を接合剤として用いた場合を示す。
〔実施例2〕 第6図は本発明の他の実施例を示す部分拡大断面図であ
る。
本実施例は、配線基板4にフレキシブル多層板15を用
いたところに特徴がある。このフレキシブル多層板15
は、ポリイミド、マレイミドなどのフィルム上に薄膜配
線層を多層化して得ることができる。この実施例では、
配線層の最上部に接地層4aを配し、この接地層4aを
ピン16にはんだ接続している。
さらに、この実施例では配線基板4がフレキシブルであ
るため、第1図の実施例のようにピンを配線基板4によ
って保持させることができt=い。
そこで、ピン16の付は根部に鍔を設け、この鍔を熱拡
散板2に埋設し、はんだ17によって固定し、取付強度
を確保している。ここでは、ピンに鍔を設けるものとし
たが、鍔を有しない第1図に示したピン6を熱拡散板2
に埋設するものとしてもよい。
また、配線基板4がチップ1よりも薄厚になるため、平
板状のキャップ10では配線基板4上に隙間が生じる。
そこで、周辺部に勝山部を設けて皿状にしたキャップ1
8を用い、その周縁表面をエラストマ12によってフレ
キシブル多層板15に接合するようにしている。
さらに、この実施例では、前記実施例の側面導通部4f
と同様に、フレキシブル多層板15の必要箇所に層間導
通部4gが設けられている。
以上本発明によってなされた発明を実施例に基づき具体
的に説明したが、本発明は前記実施例に限定されるもの
ではなく、その要旨を逸脱しない範囲で種々変更可能で
あることは言うまでもない。
例えば、前記実施例の構成において、各部材の組合せを
第5表のようにすることが可能である。
第5表において、タイプ3−1の水まくらは、商品名「
フロリナート」を冷却媒体とした液体ヒートシンクであ
り、袋状部材内に前記冷却媒体を封入し、これを第1図
に示したフィン9に代えて用いるものである。
〔発明の効果〕
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば下記の通りである
すなわち、半導体チップと、片面に前記半導体チップが
接合され他面にヒートシンクが接合される熱拡散板と、
前記半導体チップを露出するようにして前記半導体チッ
プと同一面の前記熱拡散板に接合されると共に少なくと
も1層の配線層を備え、その#j部を前記半導体チップ
の近傍に露出させたプラスチック・ピン・グリッド・ア
レイ・パッケージと、この配線層の何れかに接続される
ようにして前記プラスチック・ピン・グリッド・アレイ
・パッケージに立設されるピン状の電極と、前記半導体
チップのパッドと前記配線層の端部とを接続するボンデ
ィング手段とを設けるようにしたので、信号伝播特性を
損なうことなく、P−PGAパッケージを用いながら十
分な放熱を行うことができる。
【図面の簡単な説明】
第1図は本発明による半導体装置の一例を示す断面図、 第2図(a)はTTLインターフェースに対応する配線
基板及びピンの詳細を示す拡大断面図、第2図b)は第
2図(a)のピン配置を示す斜視図、第2図(C)、第
2図(4)はそれぞれ第2図(a)の一部拡大斜視図、 第3図はECLインターフェースに対応する配線基板及
びピンの詳細を示す拡大断面図、第4図(a)、 (b
)、 (C)は第2図(a)の信号層、電源層及び接地
層の各々の詳細を示す平面図、第5図はバイパスコンデ
ンサの設置部の詳細を示す平面図、 第6図は本発明の他の実施例を示す部分拡大断面図、 第7図は歪量5〜1000%を実現するパッケージサイ
ズと厚みの関係を示すものである。 1・・・チップ、1a・・・パッド、2・・・熱拡散板
、3.5.8.12・・・エラストマ、4・・・配線基
板、4a・・・接地層、4b・・・電源層、4C・・・
信号層、4d・・・スルーホール、46.17・・・は
んだ、4f・・・側面導通部、4g・・・層間導通部、
6.16・・・ピン、7・・・ボンディングワイヤ、9
・・・フィン、10.18・・・キャップ、11・・・
コーティングゲル、13・・・搭載部、14・・・バイ
パスコンデンサ、15・・・フレキシブル多層板。

Claims (1)

  1. 【特許請求の範囲】 1、半導体チップ及び、これを搭載する放熱部と、少な
    くとも1層の配線層を備え、その端部を前記半導体チッ
    プの近傍に配置したプラスチック基板からなる半導体装
    置であって、前記半導体チップと放熱部間及び半導体チ
    ップ全面が、弾性率が0.001〜100kg/mm^
    2の軟らかい材料で覆われていることを特徴とする半導
    体装置。 2、前記放熱部は、半導体チップが接合される熱拡散板
    と、前記軟らかい材料からなる接着剤を介して前記熱拡
    散板と接合されるヒートシンクからなることを特徴とす
    る請求項1記載の半導体装置。 3、前記ヒートシンクをアルミニウム材による風冷フィ
    ン構造にしたことを特徴とする請求項1記載の半導体装
    置。 4、前記配線層の何れかに接続されるように立設される
    ピン状の電極を有するピン・グリッド・アレイ型パッケ
    ージで形成されていることを特徴とする請求項1記載の
    半導体装置。 5、前記半導体チップのパッドと前記配線層の端部とを
    接続するボンディング手段を具備し、前記ボンディング
    手段によるボンディング部の一部に配線のない領域を形
    成し、この領域にバイパス用コンデンサを配設すること
    を特徴とする請求項1記載の半導体装置。 6、前記プラスチック基板がフレキシブル多層板である
    ことを特徴とする請求項1記載の半導体装置。 7、前記プラスチック基板の中心部の角穴の側面にも配
    線が形成されていることを特徴とする請求項1記載の半
    導体装置。 8、前記半導体チップと放熱部間はエラストマで接合し
    、半導体チップはエポキシ系またはシリコーンゲルによ
    って覆われていることを特徴とする請求項1記載の半導
    体装置。 9、前記ピンはベリリウム銅であることを特徴とする請
    求項4記載の半導体装置。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997020347A1 (en) * 1995-11-28 1997-06-05 Hitachi, Ltd. Semiconductor device, process for producing the same, and packaged substrate
JPH09186272A (ja) * 1995-08-16 1997-07-15 Anam Ind Co Inc 外部露出型ヒートシンクが付着された薄型ボールグリッドアレイ半導体パッケージ
US5650593A (en) * 1994-05-26 1997-07-22 Amkor Electronics, Inc. Thermally enhanced chip carrier package
US7193306B2 (en) 1998-08-28 2007-03-20 Micron Technology, Inc. Semiconductor structure having stacked semiconductor devices
JP2007157801A (ja) * 2005-12-01 2007-06-21 Matsushita Electric Ind Co Ltd 半導体モジュールとその製造方法
JP2010073790A (ja) * 2008-09-17 2010-04-02 Nitto Denko Corp 熱伝導部材、マイクロプロセッサおよび電子機器
JP2011061131A (ja) * 2009-09-14 2011-03-24 Nec Corp 半導体装置
WO2015163095A1 (ja) * 2014-04-23 2015-10-29 京セラ株式会社 電子素子実装用基板および電子装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5650593A (en) * 1994-05-26 1997-07-22 Amkor Electronics, Inc. Thermally enhanced chip carrier package
JPH09186272A (ja) * 1995-08-16 1997-07-15 Anam Ind Co Inc 外部露出型ヒートシンクが付着された薄型ボールグリッドアレイ半導体パッケージ
WO1997020347A1 (en) * 1995-11-28 1997-06-05 Hitachi, Ltd. Semiconductor device, process for producing the same, and packaged substrate
US6404049B1 (en) 1995-11-28 2002-06-11 Hitachi, Ltd. Semiconductor device, manufacturing method thereof and mounting board
US6563212B2 (en) 1995-11-28 2003-05-13 Hitachi, Ltd. Semiconductor device
US6621160B2 (en) 1995-11-28 2003-09-16 Hitachi, Ltd. Semiconductor device and mounting board
US7193306B2 (en) 1998-08-28 2007-03-20 Micron Technology, Inc. Semiconductor structure having stacked semiconductor devices
JP2007157801A (ja) * 2005-12-01 2007-06-21 Matsushita Electric Ind Co Ltd 半導体モジュールとその製造方法
JP2010073790A (ja) * 2008-09-17 2010-04-02 Nitto Denko Corp 熱伝導部材、マイクロプロセッサおよび電子機器
JP2011061131A (ja) * 2009-09-14 2011-03-24 Nec Corp 半導体装置
WO2015163095A1 (ja) * 2014-04-23 2015-10-29 京セラ株式会社 電子素子実装用基板および電子装置
JP6068649B2 (ja) * 2014-04-23 2017-01-25 京セラ株式会社 電子素子実装用基板および電子装置

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