JP2881575B2 - ヒートシンク付着ボールグリッドアレイ半導体パッケージ - Google Patents

ヒートシンク付着ボールグリッドアレイ半導体パッケージ

Info

Publication number
JP2881575B2
JP2881575B2 JP8182798A JP18279896A JP2881575B2 JP 2881575 B2 JP2881575 B2 JP 2881575B2 JP 8182798 A JP8182798 A JP 8182798A JP 18279896 A JP18279896 A JP 18279896A JP 2881575 B2 JP2881575 B2 JP 2881575B2
Authority
JP
Japan
Prior art keywords
heat sink
grid array
die paddle
ball grid
semiconductor package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP8182798A
Other languages
English (en)
Other versions
JPH10308466A (ja
Inventor
イル クォン シム
ヨン ウク ホ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ANAMU INDASUTORIARU KK
Original Assignee
ANAMU INDASUTORIARU KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ANAMU INDASUTORIARU KK filed Critical ANAMU INDASUTORIARU KK
Publication of JPH10308466A publication Critical patent/JPH10308466A/ja
Application granted granted Critical
Publication of JP2881575B2 publication Critical patent/JP2881575B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ボールグリッドア
レイ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ：ＢＧＡ）半導
体パッケージに関するもので、詳しくは、ＰＣＢ基板
（プリント配線基板）上に形成され、半導体チップが付
着される銅又は銅合金層でなるダイパドルの周縁をパッ
ケージの外周縁部まで延長させ、その上面に環状のヒー
トシンクを付着して放熱面積を大きくさせることによ
り、半導体チップ回路の動作時に発生する熱がより効率
的に放出されるようにしたボールグリッドアレイ半導体
パッケージに関するものである。
【０００２】
【従来の技術】ボールグリッドアレイ半導体パッケージ
は、ＰＣＢ基板の上面に一つ又はそれ以上の半導体チッ
プが装着され、ＰＣＢ基板の下面に位置するソルダボー
ルのアレイにより、その下の導電性材料に対して電気的
に接続されるようになっている構造の半導体パッケージ
である。
【０００３】ボールグリッドアレイ半導体パッケージは
２００ピン多ピンデバイス又は高集積化された大規模集
積回路（ＶＬＳＩ）、マイクロプロセッサ等の用途とし
て次第に脚光を浴びてきてる。しかし、このような半導
体デバイスは信号伝達速度の高速化が要求されるので、
チップの動作中に発生する熱を適切に外部へ放出させる
ことができなくなると、チップの動作中にエラーが発生
するか又はチップの本来機能が低下し得るため、使用途
中に深刻な問題を引き起こす憂いがある。
【０００４】図７に示すように、従来のボールグリッド
アレイ半導体パッケージ１’は、ＰＣＢ基板２０の底面
上に多数のソルダボール４０を溶着してアレイを構成
し、ＰＣＢ基板２０の上面には銀充填エポキシ樹脂等の
ような熱伝導性樹脂３３を使用して半導体チップ３０を
付着し、ＰＣＢ基板２０の前記半導体チップ３０の底面
と接着された部位に複数の貫通めっきスロット（Ｐｌａ
ｔｅｄ ＴｈｒｏｕｇｈＨｏｌｅ：ＰＴＨ……内壁面を
金属めっきしたスルーホール）２３を形成することによ
り、半導体チップ３０から発生した熱が半導体チップ３
０の底面と熱伝導性樹脂３３を介し、複数の貫通スロッ
ト２３を通り、ＰＣＢ基板２０の底面に溶着されたソル
ダボール４０を介して放出される。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のボールグリッドアレイ半導体パッケージ１’
では、半導体チップ３０の動作中に発生した熱が熱伝導
性樹脂３３、貫通スロット２３及びソルダボール４０を
介して放出されるため、その放熱効果が十分ではなかっ
た。さらに、ボールグリッドアレイ半導体パッケージの
多ピン化（即ち、ソルダボールの増大）による信号伝達
速度の高速化がさらに要求されている最近の実情では、
半導体チップの動作中に発生する熱を効果的に外部へ放
出させ得る構造のボールグリッドアレイ半導体パッケー
ジが要望され、このような半導体パッケージの開発は重
要な問題として台頭している。
【０００６】従って、本発明者らはこのような問題点を
解消するため、半導体チップの動作中に発生する熱の６
０〜７０％程度が半導体チップの底面に放出される事実
に着眼して、半導体チップが実装される銅又は銅合金層
で形成されるダイパドルの周縁の少なくとも一部をパッ
ケージの外周縁部まで延長形成させ、その上面に半導体
チップ等を保護するための封止部を取り囲む環状のヒー
トシンクを付着させて、半導体チップの底面を介する放
熱面積を大きくすることにより、半導体チップから発生
する熱が高熱伝導率のヒートシンクを介して直接外部へ
放出されるようにした。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め、本発明のヒートシンク付着ボールグリッドアレイ
は、上面にダイパドルが形成されたＰＣＢ基板と、前記
ダイパドル上に固着された半導体チップと、該半導体チ
ップのボンドパッドと前記ＰＣＢ基板のボンドフィンガ
ーとを電気的に接続するボンドワイヤーと、前記ＰＣＢ
基板上で前記半導体チップとボンドワイヤーをモールド
して保護する封止部と、前記ＰＣＢ基板の下面に溶着さ
れ、パッケージの入出力端として使用される複数のソル
ダボールと、前記ＰＣＢ基板の上面のダイパドルから前
記封止部の外方まで延設されたダイパドル延長部と、前
記封止部を取り囲み、かつ、前記ダイパドル延長部に付
着させたヒートシンクとを備え、前記ヒートシンクが環
状であって、前記封止部と直接接触しないようにその中
央部分にその封止部の領域より大きい空間部を有するこ
とを特徴とする。
【０００８】このような本発明のボールグリッドアレイ
半導体パッケージは、パッケージ内の半導体チップの動
作時に発生する熱を外部へより効率的に放出させること
ができるので、半導体チップの動作時のエラー発生及び
性能低下が殆どなく、耐久性に優れているとともに、高
信号伝達速度を要求される多ピンデバイス又は大規模集
積回路、マイクロプロセッサ等に適する。
【０００９】
【発明の実施の形態】以下、本発明を添付図面を参照し
てより詳細に説明する。図１は本発明の望ましい一実施
形態になるボールグリッドアレイ半導体パッケージ１の
断面を示すものである。
【００１０】ＰＣＢ基板２０の両面上には、銅又は銅合
金層が鍍金され、上面の銅又は銅合金層は部分的な鍍金
層になっていて、ダイパドル２１とその延長部２２およ
び、詳細な図示は省略したが、ボンドフィンガー２４を
含むプリント配線を形成している（図２参照）。このダ
イパドル２１上に半導体チップ３０が実装される。半導
体チップ３０をＰＣＢ基板２０上に実装させるために
は、銀充填エポキシ樹脂等のような熱伝導性の優秀であ
る樹脂を使用して半導体チップ３０をダイパドル２１に
接着（固着）する（３３）。基板としては図に示したＰ
ＣＢ基板２０以外にも多様な種類の通常の基板が使用で
きる。本発明に望ましいＰＣＢ基板２０の構成物質とし
てはビスマレイミドトリアジン（Ｂｉｓｍａｌｅｉｍｉ
ｄｅ ｔｒｉａｚｉｎｅ）が挙げられる。
【００１１】ＰＣＢ基板２０上に接着された半導体チッ
プ３０とＰＣＢ基板２０間の電気的接続は、半導体チッ
プ３０に形成されたボンドパッド（図示せず）とＰＣＢ
基板２０の上面に形成された導電性のボンドフィンガー
２４をボンドワイヤー３１でボンディングさせることに
よりなる。
【００１２】半導体チップ３０とボンドワイヤー３１及
び選択的要素である手動素子等のような周辺構成要素
（図示せず）は、湿気、埃又は外部衝撃、振動等のよう
な有害な外部環境から保護するため、エポキシ樹脂等の
封止剤からなる封止部３２内にモールディングする。封
止部３２は、半導体チップ３０とＰＣＢ基板２０間の比
較的大きい熱膨張係数差に起因する応力及び変形力を緩
和させるとともに、半導体チップ３０のコーナー部に集
中される応力及び変形力を半導体チップ３０の全体面積
上に再分布させる大切な役割をする。ＰＣＢ基板２０面
の下面（図１ではＰＣＢ基板２０の底面）には複数のソ
ルダボール４０が溶着されており、ソルダボール４０は
入出力端子として機能する。
【００１３】ヒートシンク１０は略四角環状に形成され
るが、これに限定されるものではなく、封止部３２を取
り囲む環状のものであれば本発明の目的を達成し得るも
のであるので、必要によって適宜その形状を変形させて
使用しても本発明の領域に包含されることはもちろんで
ある。又、選択的に、前記本発明のボールグリッドアレ
イ半導体パッケージ１において、半導体チップ３０が実
装されるＰＣＢ基板２０部位に放熱のための構成要素で
ある環状のヒートシンク１０の外に、付加的構成要素と
して、従来の放熱用貫通めっきスロット２３を形成して
もよく、この構造のパッケージは放熱特性がより優秀で
あり、これもやはり本発明の好ましい実施形態である。
【００１４】図２及び図３はそれぞれ本発明の一実施形
態になるＰＣＢ基板２０を示すものである。図２（Ａ）
及び図２（Ｂ）は、それぞれＰＣＢ基板２０の上面中央
部に形成されたダイパドル２１の一例を示す平面図及び
そのＡ−Ａ線についての断面図である。図２（Ａ）は、
図１の半導体チップ３０が実装されるダイパドル２１の
周縁２２’の一部、つまり四角の角部がパッケージの外
周縁部の一部まで延長されたダイパドル延長部２２を形
成する一例を示す。ここで、前記ダイパドル延長部２２
はダイパドル２１の各角部から延長されることが製造工
程上好ましいが、ダイパドル２１の周縁２２’の一部が
封止部３２の外方、パッケージの外周縁部まで延長され
ているものであれば、必要によって任意の位置で任意の
形状に延長させてもかまわない。このダイパドル２１の
延長部２２の上面には封止部３２を取り囲む環状のヒー
トシンク１０を付着させて放熱面積を大きくする。前記
ダイパドル２１及び延長部２２は熱伝導の良好な銅又は
銅合金層で形成し、延長部２２の上面には、ヒートシン
ク１０との接着力を増大させるため、ニッケル（Ｎｉ）
又はニッケル／金（Ｎｉ／Ａｕ）を鍍金するとよい。二
点鎖線で表示した領域（ＥＡ：Ｅｎｃａｐｓｕｌａｔｉ
ｎｇ Ａｒｅａ）は封止剤（Ｅｎｃａｐｓｕｌａｔｉｎ
ｇ Ｃｏｍｐｏｕｎｄ）がモールディングされる領域を
示す。
【００１５】図２（Ｂ）は図２（Ａ）のＡ−Ａ線につい
ての断面図で、基板２０上のダイパドル２１及びその延
長部２２が基板２０の面上に積層されたものを示す。し
かし、ダイパドル２１及びその延長部２２の高さは図１
のソルダマスク２５の高さよりは低い。図３（Ａ）及び
図３（Ｂ）はそれぞれＰＣＢ基板２０の上面中央部に形
成されたダイパドル２１の他の実施形態を示す平面図及
びそのＢ−Ｂ線についての断面図である。図３（Ａ）は
半導体チップ３０が実装されるダイパドル２１の周縁２
２’の一部、つまり四角の角部がパッケージの外周縁部
全体に延長されて延長部２２を形成した一例を示すが、
このような形態は放熱効果を大きくすることができる。
図３（Ｂ）は図３（Ａ）のＢ−Ｂ線についての断面図
で、基板２０上のダイパドル２１及びその延長部２２が
基板２０の面上に積層されたものを示す。
【００１６】図４〜図６は本発明のボールグリッドアレ
イ半導体パッケージ１に付着されるヒートシンク１０を
例示した平面図及び断面図で、ヒートシンク１０は、ボ
ールグリッドアレイ半導体パッケージの外郭部の上面に
図１の封止部３２を取り囲んで付着される。ヒートシン
ク１０は封止部３２と直接接触しないように（直接接触
時は熱膨張係数の差による応力及び変形力が大きくなる
ため好ましくない）その中央部分に封止部３２の領域よ
り大きい空間部１１が形成される。ダイパドル２１の延
長部２２に付着されるヒートシンク１０の付着面（底
面）は、図５に示すように、同一平面に形成させるか、
又は、図６に示すように、ヒートシンク１０がボールグ
リッドアレイ半導体パッケージの外郭上面のダイパドル
延長部２２（図２（Ａ）参照）に密着するように少し下
部を突出させて突出部１２を形成することもできる。
【００１７】ヒートシンク１０はその放熱効率より大き
くするために、その材質として銅、銅合金、アルミニウ
ム又はステンレス等のような金属材質が使用され、ヒー
トシンク１０の各角部には応力集中を緩和させるため、
４０ｍｉｌ以上のラウンド部１３を形成することが好ま
しい。このようなヒートシンク１０は熱伝導性の優れた
エポキシ樹脂又は接着テープを用いて付着することがで
き、必要によっては溶接方式で付着することもできる。
又、ヒートシンク１０を付着させる時、Ｓｎ／Ｐｂが含
有したソルダを用いるソルダリング方式により付着する
と付着強度をさらに向上させることができる。又、アル
ミニウム製のヒートシンク１０の表面には表面保護のた
め酸化皮膜処理（Ａｎｏｄｉｚｉｎｇ）して薄膜を形成
させ、又、銅、銅合金製のヒートシンクに対しては、ニ
ッケル又はクロム等を使用して表面被覆することもでき
る。
【００１８】本発明の一実施形態によるボールグリッド
アレイ半導体パッケージにおいては、半導体チップ３０
が実装される銅又は銅合金で形成されたダイパドル２１
の周縁２２’の一部がパッケージの外周縁部まで延長さ
れてダイパドル延長部２２が形成され、この延長部２２
の上面にヒートシンク１０が付着された状態で外部に露
出しているので、半導体チップ３０から発生する熱はそ
の下部のダイパドル２１及びパッケージ外部に延長され
た延長部２２を経てヒートシンクを介して放出される。
即ち、ヒートシンク１０の外部に露出した全体表面から
熱が外部へ放出されるので効率的である。本発明の他の
実施形態になるボールグリッドアレイ半導体パッケージ
においては、前述した本発明による一パッケージ構造に
加え、従来の例でのような貫通めっきスロット２３をＰ
ＣＢ基板２０に形成して、半導体チップ３０の作動中に
発生する熱を効率的に放出させることができる。
【００１９】
【発明の効果】以上詳細に説明したように、本発明のヒ
ートシンク付着ボールグリッドアレイ半導体パッケージ
によると、半導体チップの回路動作時に発生する熱がヒ
ートシンク又はヒートシンク及び貫通スロットを介して
効率的に外部へ放出されるので、パッケージの性能向上
及び寿命延長の効果があることはもちろん、半導体チッ
プの動作中のエラー発生及び機能低下が殆どない。
【図面の簡単な説明】
【図１】本発明の一実施形態になるボールグリッドアレ
イ半導体パッケージの断面図である。
【図２】本発明の一実施形態になるＰＣＢ基板を示すも
ので、（Ａ）はＰＣＢ基板の平面図、（Ｂ）はＡ−Ａ線
についての断面図である。
【図３】本発明の他の実施形態になるＰＣＢ基板を示す
もので、（Ａ）はＰＣＢ基板の平面図、（Ｂ）はＢ−Ｂ
線についての断面図である。
【図４】本発明のボールグリッドアレイ半導体パッケー
ジに付着される環状のヒートシンクの一実施形態を示す
平面図である。
【図５】図４の線Ｃ−Ｃについての断面図である。
【図６】本発明のボールグリッドアレイ半導体パッケー
ジに付着される環状のヒートシンクの他の実施形態を示
す断面図である。
【図７】従来の通常のボールグリッドアレイ半導体パッ
ケージの断面図である。
【符号の説明】
１０ 環状のヒートシンク １１ 空間部 １２ 突出部 １３ ラウンド部 ２０ ＰＣＢ基板 ２１ ダイパドル ２２ ダイパドルの延長部 ２２’ ダイパドルの周縁 ２３ 貫通めっきスロット ２４ ボンドフィンガー ２５ ソルダマスク ３０ 半導体チップ ３１ ボンドワイヤー ３２ 封止部 ３３ 熱伝導性樹脂 ４０ ソルダボール
フロントページの続き (56)参考文献 特開 平７−142627（ＪＰ，Ａ) 特開 平６−252285（ＪＰ，Ａ) 実公 平７−3675（ＪＰ，Ｙ２) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 23/12 H01L 23/36

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 上面にダイパドルが形成されたＰＣＢ基
    板と、前記ダイパドル上に固着された半導体チップと、
    該半導体チップのボンドパッドと前記ＰＣＢ基板のボン
    ドフィンガーとを電気的に接続するボンドワイヤーと、 前記ＰＣＢ基板上で前記半導体チップとボンドワイヤー
    をモールドして保護する封止部と、 前記ＰＣＢ基板の下面に溶着され、パッケージの入出力
    端として使用される複数のソルダボールと、 前記ＰＣＢ基板の上面のダイパドルから前記封止部の外
    方まで延設されたダイパドル延長部と、 前記封止部を取り囲み、かつ、前記ダイパドル延長部に
    付着させたヒートシンクとを備え、前記ヒートシンクが
    環状であって、前記封止部と直接接触しないようにその
    中央部分にその封止部の領域より大きい空間部を有する
    ことを特徴とするヒートシンク付着ボールグリッドアレ
    イ半導体パッケージ。
  2. 【請求項２】 前記ＰＣＢ基板の半導体チップが実装さ
    れる部位に放熱用貫通めっきスロットが一つ又はそれ以
    上形成されることを特徴とする請求項１記載のヒートシ
    ンク付着ボールグリッドアレイ半導体パッケージ。
  3. 【請求項３】 前記ダイパドル及びダイパドル延長部
    は、高熱伝導性を有する銅又は銅合金で一体に形成さ
    れ、かつ、パッケージの外周縁部の一部又は全体に延長
    されていることを特徴とする請求項１又は２記載のヒー
    トシンク付着ボールグリッドアレイ半導体パッケージ。
  4. 【請求項４】 前記ダイパドル延長部の上面にヒートシ
    ンクの接着力強化用ニッケル（Ｎｉ）又はニッケル／金
    （Ｎｉ／Ａｕ）鍍金層が形成されることを特徴とする請
    求項１〜３のいずれか一つに記載のヒートシンク付着ボ
    ールグリッドアレイ半導体パッケージ。
  5. 【請求項５】 前記ヒートシンクの環状の各角部が４０
    ｍｉｌ以上のラウンド部に形成されて、ヒートシンクの
    各角部に対する応力集中を緩和させることを特徴とする
    請求項１〜４のいずれか一つに記載のヒートシンク付着
    ボールグリッドアレイ半導体パッケージ。
  6. 【請求項６】 前記ヒートシンクが、銅または銅合金で
    形成され、前記ヒートシンクの表面保護のため、その表
    面がニッケル（Ｎｉ）またはクロム（Ｃｒ）で表面被覆
    されていることを特徴とする請求項１〜５のいずれか一
    つに記載のヒートシンク付着ボールグリッドアレイ半導
    体パッケージ。
  7. 【請求項７】 前記ヒートシンクが、アルミニウムまた
    はステンレス・スチールで形成され、前記ヒートシンク
    の表面保護のため、その表面が酸化膜処理されたことを
    特徴とする請求項１〜６のいずれか一つに記載のヒート
    シンク付着ボールグリッドアレイ半導体パッケージ。
  8. 【請求項８】 熱伝導性エポキシ、接着テープ、金属間
    溶接及び錫／鉛（Ｓｎ／Ｐｂ）ソルダリングでなる群か
    ら選択されるいずれかの付着手段により、ヒートシンク
    をダイパドル延長部に付着したことを特徴とする請求項
    １〜７のいずれか一つに記載のヒートシンク付着ボール
    グリッドアレイ半導体パッケージ。
JP8182798A 1995-11-15 1996-06-24 ヒートシンク付着ボールグリッドアレイ半導体パッケージ Expired - Fee Related JP2881575B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1995P41438 1995-11-15
KR1019950041438A KR100201380B1 (ko) 1995-11-15 1995-11-15 Bga 반도체 패키지의 열방출 구조

Publications (2)

Publication Number Publication Date
JPH10308466A JPH10308466A (ja) 1998-11-17
JP2881575B2 true JP2881575B2 (ja) 1999-04-12

Family

ID=19434174

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8182798A Expired - Fee Related JP2881575B2 (ja) 1995-11-15 1996-06-24 ヒートシンク付着ボールグリッドアレイ半導体パッケージ

Country Status (3)

Country Link
US (1) US5708567A (ja)
JP (1) JP2881575B2 (ja)
KR (1) KR100201380B1 (ja)

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6097089A (en) 1998-01-28 2000-08-01 Mitsubishi Gas Chemical Company, Inc. Semiconductor plastic package, metal plate for said package, and method of producing copper-clad board for said package
US5859475A (en) * 1996-04-24 1999-01-12 Amkor Technology, Inc. Carrier strip and molded flex circuit ball grid array
JP3679199B2 (ja) * 1996-07-30 2005-08-03 日本テキサス・インスツルメンツ株式会社 半導体パッケージ装置
JPH1065039A (ja) * 1996-08-13 1998-03-06 Sony Corp 半導体装置
US6432751B1 (en) * 1997-04-11 2002-08-13 Matsushita Electric Industrial Co., Ltd. Resin mold electric part and producing method therefor
GB2373924B (en) * 1997-05-17 2002-11-13 Hyundai Electronics Ind Ball grid array package
TW449844B (en) * 1997-05-17 2001-08-11 Hyundai Electronics Ind Ball grid array package having an integrated circuit chip
JPH11163022A (ja) * 1997-11-28 1999-06-18 Sony Corp 半導体装置、その製造方法及び電子機器
JP3460559B2 (ja) * 1997-12-12 2003-10-27 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US5969427A (en) 1998-02-05 1999-10-19 Micron Technology, Inc. Use of an oxide surface to facilitate gate break on a carrier substrate for a semiconductor device
US6314639B1 (en) * 1998-02-23 2001-11-13 Micron Technology, Inc. Chip scale package with heat spreader and method of manufacture
US7233056B1 (en) 1998-02-23 2007-06-19 Micron Technology, Inc. Chip scale package with heat spreader
US5889324A (en) * 1998-03-30 1999-03-30 Nec Corporation Package for a semiconductor device
US5929514A (en) * 1998-05-26 1999-07-27 Analog Devices, Inc. Thermally enhanced lead-under-paddle I.C. leadframe
US6404067B1 (en) 1998-06-01 2002-06-11 Intel Corporation Plastic ball grid array package with improved moisture resistance
US6084297A (en) * 1998-09-03 2000-07-04 Micron Technology, Inc. Cavity ball grid array apparatus
JP2002533914A (ja) * 1998-12-18 2002-10-08 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 集積回路と伝送コイルを備えるデータキャリアモジュール
US6081429A (en) 1999-01-20 2000-06-27 Micron Technology, Inc. Test interposer for use with ball grid array packages assemblies and ball grid array packages including same and methods
US6061242A (en) * 1999-02-25 2000-05-09 Micron Technology, Inc. Die paddle heat sink with thermal posts
US6052045A (en) * 1999-03-12 2000-04-18 Kearney-National, Inc. Electromechanical switching device package with controlled impedance environment
KR100604329B1 (ko) * 1999-04-13 2006-07-24 삼성테크윈 주식회사 아이 씨 카드용 집적회로 조립체
KR100339020B1 (ko) 1999-08-02 2002-05-31 윤종용 반도체칩 패키징 시스템 및 이를 이용한 반도체칩 패키징 방법
US6483101B1 (en) 1999-12-08 2002-11-19 Amkor Technology, Inc. Molded image sensor package having lens holder
DE19960246A1 (de) * 1999-12-14 2001-07-05 Infineon Technologies Ag Gehäuseanordnung eines Halbleiterbausteins
US6404059B1 (en) * 2000-02-08 2002-06-11 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having a mounting structure and fabrication method thereof
USRE38381E1 (en) 2000-07-21 2004-01-13 Kearney-National Inc. Inverted board mounted electromechanical device
US6566164B1 (en) 2000-12-07 2003-05-20 Amkor Technology, Inc. Exposed copper strap in a semiconductor package
TW479334B (en) * 2001-03-06 2002-03-11 Siliconware Precision Industries Co Ltd Electroplated circuit process in the ball grid array chip package structure
US6429513B1 (en) 2001-05-25 2002-08-06 Amkor Technology, Inc. Active heat sink for cooling a semiconductor chip
JP2002353255A (ja) * 2001-05-30 2002-12-06 Moric Co Ltd 半導体チップ半田付け用ランドパターン
US7015072B2 (en) * 2001-07-11 2006-03-21 Asat Limited Method of manufacturing an enhanced thermal dissipation integrated circuit package
US6734552B2 (en) * 2001-07-11 2004-05-11 Asat Limited Enhanced thermal dissipation integrated circuit package
US6737750B1 (en) 2001-12-07 2004-05-18 Amkor Technology, Inc. Structures for improving heat dissipation in stacked semiconductor packages
ES2294279T3 (es) * 2002-03-08 2008-04-01 Kearney-National, Inc. Rele moldeado de montaje superficial y el metodo de fabricacion del mismo.
US20030178719A1 (en) * 2002-03-22 2003-09-25 Combs Edward G. Enhanced thermal dissipation integrated circuit package and method of manufacturing enhanced thermal dissipation integrated circuit package
US6566761B1 (en) * 2002-05-03 2003-05-20 Applied Micro Circuits Corporation Electronic device package with high speed signal interconnect between die pad and external substrate pad
TWI220307B (en) * 2003-10-15 2004-08-11 Benq Corp Thermal enhanced package structure and its formation method
US7250673B2 (en) * 2005-06-06 2007-07-31 Triquint Semiconductor, Inc. Signal isolation in a package substrate
JP2008060172A (ja) * 2006-08-29 2008-03-13 Toshiba Corp 半導体装置
JP5017977B2 (ja) * 2006-09-14 2012-09-05 富士通セミコンダクター株式会社 半導体装置およびその製造方法
WO2008096450A1 (ja) * 2007-02-09 2008-08-14 Panasonic Corporation 回路基板、積層回路基板および電子機器
KR100802393B1 (ko) 2007-02-15 2008-02-13 삼성전기주식회사 패키지 기판 및 그 제조방법
KR100923562B1 (ko) 2007-05-08 2009-10-27 삼성전자주식회사 반도체 패키지 및 그 형성방법
US8421244B2 (en) * 2007-05-08 2013-04-16 Samsung Electronics Co., Ltd. Semiconductor package and method of forming the same
TWI368956B (en) * 2007-08-10 2012-07-21 Siliconware Precision Industries Co Ltd Multichip stack structure and method for fabricating the same
US8184440B2 (en) * 2009-05-01 2012-05-22 Abl Ip Holding Llc Electronic apparatus having an encapsulating layer within and outside of a molded frame overlying a connection arrangement on a circuit board
US9147600B2 (en) 2013-01-03 2015-09-29 Infineon Technologies Ag Packages for multiple semiconductor chips
JP6237647B2 (ja) * 2013-01-07 2017-11-29 パナソニック株式会社 放熱部材を備えた半導体装置
KR101311707B1 (ko) * 2013-03-26 2013-09-25 주식회사 심텍 다이스택 패키지 및 제조 방법
US20180332699A1 (en) * 2017-02-21 2018-11-15 Unlimiter Mfa Co., Ltd. Printed circuit board
CN111370378B (zh) * 2020-03-17 2022-08-05 电子科技大学 一种芯片散热器

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0815193B2 (ja) * 1986-08-12 1996-02-14 新光電気工業株式会社 半導体装置及びこれに用いるリードフレーム
US5387554A (en) * 1992-09-10 1995-02-07 Vlsi Technology, Inc. Apparatus and method for thermally coupling a heat sink to a lead frame
US5371404A (en) * 1993-02-04 1994-12-06 Motorola, Inc. Thermally conductive integrated circuit package with radio frequency shielding
JPH06252285A (ja) * 1993-02-24 1994-09-09 Fuji Xerox Co Ltd 回路基板
US5482898A (en) * 1993-04-12 1996-01-09 Amkor Electronics, Inc. Method for forming a semiconductor device having a thermal dissipator and electromagnetic shielding
JP2599497Y2 (ja) * 1993-06-25 1999-09-06 美津濃株式会社 ゴルフクラブ用ヘッド
JPH07142627A (ja) * 1993-11-18 1995-06-02 Fujitsu Ltd 半導体装置及びその製造方法
US5532905A (en) * 1994-07-19 1996-07-02 Analog Devices, Inc. Thermally enhanced leadframe for packages that utilize a large number of leads
US5598321A (en) * 1995-09-11 1997-01-28 National Semiconductor Corporation Ball grid array with heat sink

Also Published As

Publication number Publication date
JPH10308466A (ja) 1998-11-17
US5708567A (en) 1998-01-13
KR100201380B1 (ko) 1999-06-15
KR970030690A (ko) 1997-06-26

Similar Documents

Publication Publication Date Title
JP2881575B2 (ja) ヒートシンク付着ボールグリッドアレイ半導体パッケージ
JP3032964B2 (ja) ボールグリッドアレイ半導体のパッケージ及び製造方法
KR100339044B1 (ko) 볼그리드어레이 반도체패키지 및 그 제조방법
US8759157B2 (en) Heat dissipation methods and structures for semiconductor device
TWI529878B (zh) 集成電路封裝件及其裝配方法
US6518660B2 (en) Semiconductor package with ground projections
JP2974552B2 (ja) 半導体装置
EP0865082A1 (en) Semiconductor device, process for producing the same, and packaged substrate
JP2000077563A (ja) 半導体装置およびその製造方法
US6323065B1 (en) Methods for manufacturing ball grid array assembly semiconductor packages
JP3724954B2 (ja) 電子装置および半導体パッケージ
JP2000138317A (ja) 半導体装置及びその製造方法
US6819565B2 (en) Cavity-down ball grid array semiconductor package with heat spreader
JPH0883865A (ja) 樹脂封止型半導体装置
JPH05275580A (ja) 半導体装置
JPH0637233A (ja) 半導体集積回路装置およびその製造方法
JPH08330355A (ja) 半導体装置
JP2002057238A (ja) 集積回路パッケージ
JPH1117064A (ja) 半導体パッケージ
KR100203932B1 (ko) 칩에 방열 기판이 부착된 볼 그리드 어레이 패키지
KR100481926B1 (ko) 일반칩형반도체패키지및플립칩형반도체패키지와그제조방법
KR100218633B1 (ko) 캐리어 프레임이 장착된 볼 그리드 어레이 반도체 패키지
JPH11204565A (ja) 半導体装置
JP2004072113A (ja) 熱的に強化された集積回路パッケージ
JPH11111883A (ja) 半導体装置

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees