JP6237647B2 - 放熱部材を備えた半導体装置 - Google Patents

放熱部材を備えた半導体装置 Download PDF

Info

Publication number
JP6237647B2
JP6237647B2 JP2014555397A JP2014555397A JP6237647B2 JP 6237647 B2 JP6237647 B2 JP 6237647B2 JP 2014555397 A JP2014555397 A JP 2014555397A JP 2014555397 A JP2014555397 A JP 2014555397A JP 6237647 B2 JP6237647 B2 JP 6237647B2
Authority
JP
Japan
Prior art keywords
semiconductor device
base
sealing material
block
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014555397A
Other languages
English (en)
Other versions
JPWO2014106879A1 (ja
Inventor
越智　岳雄
岳雄 越智
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Publication of JPWO2014106879A1 publication Critical patent/JPWO2014106879A1/ja
Application granted granted Critical
Publication of JP6237647B2 publication Critical patent/JP6237647B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3178—Coating or filling in grooves made in the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45014—Ribbon connectors, e.g. rectangular cross-section
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554—Coating
    • H01L2224/45599—Material
    • H01L2224/456—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45644—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554—Coating
    • H01L2224/45599—Material
    • H01L2224/456—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45647—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49107—Connecting at different heights on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本開示は、放熱部材を備えた半導体装置及びその製造方法に関する。
近年、搭載する半導体素子の大容量化且つ高集積化に伴って消費電力が増大し、半導体装置における放熱特性の向上が必要とされている。
この問題に対し、従来の半導体装置においては、該半導体装置の主面上に放熱板を貼り付けることにより、該半導体装置の放熱特性の向上を図っている。
以下、従来の半導体装置の構成について説明する。
従来の半導体装置は、半導体素子、基板、接続部材、封止樹脂及び放熱板から構成される。半導体素子は、基板上にダイボンドペーストにより固着され、半導体素子の電極と基板の内部端子とが接続部材により接続される。半導体素子、接続部材及び基板の内部端子は、封止樹脂によって被覆され、封止樹脂の上に放熱板が接着材によって貼り付けられる（例えば特許文献１、２を参照）。
特許第２６７９８０６号公報 特許第３５１４１０１号公報
以下、図２１を参照しながら、特許文献１に開示された第１の従来例に係る半導体装置について説明する。
図２１に示すように、第１の従来例に係る半導体装置は、半導体素子１０１、基板１０２、ワイヤ１０３、放熱板１０４及び封止樹脂１０５により構成される。半導体素子１０１は、基板１０２の上にダイボンドペースト１０６により固着される。半導体素子１０１に設けられた電極と基板１０２に設けられた内部端子とは、ワイヤ１０３によって接続される。半導体素子１０１の上方には、封止樹脂１０５を介在させて放熱板１０４が配置される。半導体素子１０１、基板１０２、ワイヤ１０３及び放熱板１０４は、封止樹脂１０５により一体に封止成形される。
放熱板１０４は、ワイヤ１０３と干渉する位置に凹部を形成することにより、半導体装置の薄型化を図っている。放熱板１０４は、あらかじめ、半導体装置ごとに個片状の放熱板１０４を用意し、成形時に封止樹脂１０５の上部に埋め込む工法を採る。この工法によると、放熱板１０４の外形は半導体装置の外形とくらべて、やや小さいサイズとなるため、放熱板１０４は、半導体装置の上面からのみ露出し、側面からは露出しない。
しかしながら、放熱板１０４にワイヤ１０３を避ける凹部を形成することで半導体装置の厚さを薄くできるものの、凹部の残厚は残るため、その分だけ半導体装置の厚さが大きくなってしまう。また、複雑な加工形状と、封止樹脂１０５の充填性及びその流路の確保という問題から、放熱板１０４と半導体素子１０１との間隙、及び放熱板１０４と基板１０２との間隙を縮小するには限界があり、薄型化に課題を有する。さらに、放熱板１０４の露出面が半導体装置の上面に限られるため、放熱特性が低くなるという問題もある。
以下、図２２を参照しながら、特許文献２に開示された第２の従来例に係る半導体装置の構成及び製造方法について説明する。
図２２（ｅ）に示すように、第２の従来例に係る半導体装置は、半導体素子２０１、基板２０２、放熱板２０４及び封止樹脂２０５により構成されている。半導体素子２０１は、その主面が基板２０２の主面と対向して配置され、該半導体素子２０１の主面の電極と基板２０２の内部端子２０８とが接合される。半導体素子２０１の裏面には、平板状の放熱板２０４が固着され、基板２０２と放熱板２０４との隙間を封止樹脂２０５によって充填することにより、一体に封止成形されている。
さらに、図２２（ａ）〜図２２（ｅ）に示すように、第２の従来例に係る半導体装置の製造方法は、複数の半導体素子２０１の主面を一枚の基板２０２の主面に対向させて実装し、その後、複数の半導体素子２０１の裏面に１枚の放熱板２０４を接着材により固着する。続いて、基板２０２と放熱板２０４との隙間に封止樹脂２０５を充填して一体に成形する。続いて、半導体装置を、放熱板２０４と共に切断して個片化された半導体装置を得る。
以上のように、第２の従来例では、フリップチップ工法を用いるため、半導体素子２０１の裏面に放熱板２０４を、接続部材を避けることなく直接に貼り付けることができる。これにより、半導体装置における放熱特性の向上と薄型化とを両立することができる。
しかしながら、第２の従来例を第１の従来例のようなワイヤボンド工法に適用することは困難である。なぜなら、ワイヤボンド工法においては、半導体素子の主面を上側に向けてダイボンドし、ワイヤを配線するため、配線されたワイヤが放熱板と干渉する。さらには、半導体素子の主面が、放熱板を封止樹脂に加圧する際にダメージを受けるおそれがある。
また、フリップチップ工法は、配線の仕様によっては、コスト及び信頼性がワイヤボンド工法に劣るため、該フリップチップ工法を適用できない場合がある。
本開示は、上述の問題を解決し、ワイヤボンド工法で製造された放熱部材を設ける半導体装置において、高い放熱特性及び薄型化を実現できるようにすることを目的とする。
前述の目的を達成するため、本開示は、半導体装置を、基台及び半導体素子の上方に封止材を介して設ける放熱板における接続部材と対向する領域に、空間部を設ける構成とする。
具体的に、本開示の一態様に係る半導体装置は、主面上に内部端子が配置された基台と、基台の主面上に保持され、上面に電極が配置された第１の半導体素子と、内部端子と電極とを接続する接続部材と、基台の主面上に内部端子、第１の半導体素子及び接続部材を覆うように配置された封止材と、封止材の上に配置された放熱部材とを備える。放熱部材における接続部材の上側部分には空間部が形成され、空間部には封止材が配されており、基台の側面方向から見て、接続部材の頂点は空間部の内側に位置する。
本開示の他の態様に係る半導体装置は、主面上に内部端子が配置された基台と、基台の主面上における内部端子を除く領域に配置された放熱部材と、放熱部材の上に保持され、上面に電極が配置された第１の半導体素子と、内部端子と電極とを接続する接続部材と、基台の主面上に内部端子、第１の半導体素子及び接続部材を覆うように配置された封止材とを備える。放熱部材は、基台上の接続部材の配置領域を除く領域の上面が、接続部材の頂点よりも高く形成されている。
本発明に係る半導体装置によると、放熱部材を備えた半導体装置において、高い放熱特性、小型化及び薄型化並びに高い量産性を実現することができる。
図１Ａは、第１の実施形態に係る半導体装置の構成を模式的に示す平面図である。 図１Ｂは、第１の実施形態に係る半導体装置の構成を模式的に示す正面図である。 図１Ｃは、第１の実施形態に係る半導体装置の構成を模式的に示す右側面図である。 図２Ａは、第１の実施形態に係る半導体装置の構成を示す模式図であり、図１Ａにおいて封止材を透視した場合の平面図である。 図２Ｂは、第１の実施形態に係る半導体装置の構成を示す模式図であり、図２ＡのIIｂ−IIｂ線における断面図である。 図２Ｃは、第１の実施形態に係る半導体装置の構成を示す模式図であり、図２ＡのIIｃ−IIｃ線における断面図である。 図３は、第１の実施形態に係る半導体装置の製造方法の一工程を模式的に示す平面図である。 図４は、第１の実施形態に係る半導体装置の製造方法の一工程を模式的に示す平面図である。 図５は、第１の実施形態に係る半導体装置の製造方法の一工程を模式的に示す平面図である。 図６は、第１の実施形態に係る半導体装置の製造方法の一工程を模式的に示す平面図である。 図７は、第１の実施形態に係る半導体装置の製造方法の一工程を模式的に示す平面図である。 図８は、第１の実施形態に係る半導体装置の製造方法の一工程を模式的に示す平面図である。 図９（ａ）〜図９（ｆ）は、第１の実施形態に係る半導体装置の製造方法を工程順に示す模式図であり、図２ＡのIIｃ−IIｃ線における断面図である。 図１０（ａ）〜図１０（ｆ）は、第１の実施形態に係る半導体装置の製造方法を工程順に示す模式図であり、図２ＡのIIｂ−IIｂ線における断面図である。 図１１（ａ）〜図１１（ｅ）は、第１の実施形態に係る半導体装置の他の製造方法を工程順示す模式図であり、図２ＡのIIｃ−IIｃ線における断面図である。 図１２（ａ）〜図１２（ｅ）は、第１の実施形態に係る半導体装置の他の製造方法を工程順に示す模式図であり、図２ＡのIIｂ−IIｂ線における断面図である。 図１３Ａは、第１の実施形態に係る半導体装置の製造工程で用いる放熱部材フレームの構成を模式図的に示す平面図である。 図１３Ｂは、第１の実施形態に係る半導体装置の製造工程で用いる放熱部材フレームの構成を示す模式図であり、図１３ＡのXIIIｂ−XIIIｂ線における断面図である。 図１３Ｃは、第１の実施形態に係る半導体装置の製造工程で用いる放熱部材フレームの構成を示す模式図であり、図１３ＡのXIIIｃ−XIIIｃ線における断面図である。 図１４Ａは、第１の実施形態の第１変形例に係る半導体装置の構成を示す模式図であり、封止材を透視した場合の平面図である。 図１４Ｂは、第１の実施形態の第１変形例に係る半導体装置の構成を示す模式図であり、図１４ＡのXIVｂ−XIVｂ線における断面図である。 図１４Ｃは、第１の実施形態の第１変形例に係る半導体装置の構成を示す模式図であり、図１４ＡのXIVｃ−XIVｃ線における断面図である。 図１５Ａは、第１の実施形態の第１変形例に係る半導体装置の製造工程で用いる基台フレームの構成を模式的に示す平面図である。 図１５Ｂは、第１の実施形態の第１変形例に係る半導体装置の製造工程で用いる基台フレームの構成を模式的に示す正面図である。 図１６Ａは、第１の実施形態の第２変形例に係る半導体装置の構成を示す模式図であり、封止材を透視した場合の平面図である。 図１６Ｂは、第１の実施形態の第２変形例に係る半導体装置の構成を示す模式図であり、図１６ＡのXVIｂ−XVIｂ線における断面図である。 図１６Ｃは、第１の実施形態の第２変形例に係る半導体装置の構成を示す模式図であり、図１６ＡのXVIｃ−XVIｃ線における断面図である。 図１７Ａは、第１の実施形態および第１の変形例に係る半導体装置が備える放熱部材の変形例を、模式的に示す平面図である。 図１７Ｂは、第１の実施形態および第１の変形例に係る半導体装置が備える放熱部材の変形例を、模式的に示す平面図である。 図１７Ｃは、第１の実施形態の第２の変形例に係る半導体装置が備える放熱部材の変形例を、模式的に示す平面図である。 図１８Ａは、第２の実施形態に係る半導体装置の構成を模式的に示す平面図である。 図１８Ｂは、第２の実施形態に係る半導体装置の構成を模式的に示す正面図である。 図１８Ｃは、第２の実施形態に係る半導体装置の構成を模式的に示す右側面図である。 図１９Ａは、第２の実施形態に係る半導体装置を示す模式図であり、図１８Ａにおいて封止材を透視した場合の平面図である。 図１９Ｂは、第２の実施形態に係る半導体装置を示す模式図であり、図１９ＡのXIXｂ−XIXｂ線における断面図である。 図１９Ｃは、第２の実施形態に係る半導体装置を示す模式図であり、図１９ＡのXIXｃ−XIXｃ線における断面図である。 図２０Ａは、第２の実施形態に係る半導体装置の一製造工程における放熱部材フレームの構成を模式的に示す平面図である。 図２０Ｂは、第２の実施形態に係る半導体装置の一製造工程における放熱部材フレームの構成を示す模式図であり、図２０ＡのXXｂ−XXｂ線における断面図である。 図２１は、第１の従来例に係る半導体装置の構成を示す断面図である。 図２２（ａ）〜図２２（ｅ）は、第２の従来例に係る半導体装置の製造方法を工程順に示す断面図である。
以下、本開示の半導体装置について図面を参照しながら説明する。但し、詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
なお、添付図面および以下の説明は当業者が本開示を十分に理解するためのものであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
（第１の実施形態）
以下、第１の実施形態に係る半導体装置について、図１Ａ〜図１Ｃ及び図２Ａ〜図２Ｃを参照しながら説明する。
図２Ａ〜図２Ｃに示すように、第１の実施形態に係る半導体装置は、主面上に複数の内部端子８が配置された基台２と、該基台２の主面上に接着層６を介して固着され、上面に複数の電極７が配置された半導体素子１とを有している。基台２は、例えば基材の上に配線層が形成された配線基板であり、接着層６は、例えばダイボンドペーストである。基台２の複数の内部端子８は、半導体素子１の複数の電極７とそれぞれ接続部材３によって接続されている。接続部材３は、例えば銅（Ｃｕ）や金（Ａｕ）等を主な材料とするワイヤである。基台２の主面上には、封止材５が複数の内部端子８、半導体素子１及び複数の接続部材３を一体に覆うように形成されている。基台２の主面と反対側の裏面上には、複数の外部端子９が配置されている。
半導体素子１の素子形成面である上面には、該半導体素子１における互いに対向する２辺に沿って複数の電極７が設けられている。
封止材５の上には、放熱部材４が配置されている。放熱部材４には、例えばアルミニウム（Ａｌ）若しくは銅（Ｃｕ）等の金属材料又はその合金材料を用いることができる。放熱部材４は、例えば露出面が平坦な板状であってもよい。放熱部材４における内部端子８、接続部材３及び電極７の上側部分には空間部である切り欠き部４ａがそれぞれ形成され、且つ各切り欠き部４ａには、封止材５がそれぞれ充填されている。
より詳細には、放熱部材４は、図１Ａ及び図２Ａに示すように、半導体素子１における電極７が形成されていない他の対向する２辺に沿った形状を持つ第１のブロック１１及び第２のブロック１２と、半導体素子１の上方に配置され、第１のブロック１１及び第２のブロック１２を互いに連結する第３のブロック１３により構成された平面Ｈ字状の外形を有している。この平面構成により、放熱部材４の切り欠き部４ａの下方には、半導体素子１の電極７と基台２の内部端子８と接続部材３とが配置される。また、図２Ｃに示すように、基台２の側面から見て、各接続部材３の頂点は、切り欠き部４ａの内側に位置する。
このように、第１の実施形態に係る半導体装置によると、放熱部材４は、接続部材３の配置領域の直上に切り欠き部４ａが設けられているため、接続部材３と干渉することがない。このため、ワイヤ等の接続部材３をワイヤボンド方式で接続する半導体装置においても、半導体素子１に放熱部材４を近接させて配置することが可能となる。また、半導体素子１の上における接続部材３の配置領域を除く領域全体に、第３のブロック１３を重ねられる。
以上の構成により、本実施形態に係る半導体装置は、従来の半導体装置と比べて、薄型化を図りながら、放熱部材４への熱伝導性を格段に向上することが可能となる。
なお、本実施形態に係る半導体装置では、放熱部材４における半導体素子１の上方に位置する第３のブロック１３は、第１のブロック１１及び第２のブロック１２よりも薄くすることが望ましい。このようにすると、図２Ｂに示すように、半導体素子１の上面と第３のブロックとの間、及び基台２の主面と第１のブロック１１及び第２のブロック１２との間を、それぞれ近接して固着することができ、半導体装置の薄型化を容易に図ることが可能となる。このとき、第３のブロック１３の厚さを、第１のブロック１１、第２のブロック１２より、おおよそ半導体素子１の厚さ分だけ薄くすると、半導体素子１と放熱部材４をより近接して配置できる。また、第３のブロック１３の厚さを、おおよそ封止材５の厚さ、言い換えると半導体素子１の上面から封止材５の上面までの高さ（図２Ｃに示す厚さｈ０）よりも薄くすれば、半導体装置の厚さを、放熱部材４を設けない状態と変えることなく、放熱部材４を備えた半導体装置を形成することができる。
なお、第１のブロック１１及び第２のブロック１２と基台２との隙間、並びに第３のブロック１３と半導体素子１との隙間に、封止材５が充填される構成について上述したが、隙間に封止材５を介在させない形態でもよく、放熱部材４を、基台２及び／又は半導体素子１と直接に接触させてもよい。
また、図１Ａ〜図１Ｃに示すように、放熱部材４は封止材５に埋め込まれて半導体装置に内蔵され、放熱部材４における上面及び側面が半導体装置の外形と一致して、それぞれ一平面をなすのが望ましい。このようにすると、上面及び側面に放熱部材４が露出するため放熱性が高まり、半導体装置の信頼性が向上する。また、半導体装置としての反りの低減、強度の向上といった効果も期待できる。
また、封止材５の厚さは、接続部材３の頂点の高さ、すなわちワイヤループの高さよりも数十μｍ以上厚くして、封止材５の形成後に、接続部材３が封止材５の表面から露出しないようにしてもよい。このようにすることで、接続部材３が半導体装置外の構成と接触することによるショートを防げるため、半導体装置の信頼性が向上する。
なお、放熱部材４の形状は、必ずしも平面Ｈ字状の形状に限定されず、接続部材３の配置領域と干渉しない切り欠き部４ａが設けてあれば、他の平面形状でも同様の機能を得られる（第１の実施形態の製造方法）。
以下、第１の実施形態に係る半導体装置の製造方法について、図３〜図８、図９（ａ）〜図９（ｆ）及び図１０（ａ）〜図１０（ｆ）を参照しながら説明する。ここで、図３〜図８は図１Ａに対応する平面を製造工程順に示し、図９（ａ）〜図９（ｆ）は図２Ｃに対応する断面を製造工程順に示し、図１０（ａ）〜図１０（ｆ）は図２Ｂに対応する断面を製造工程順に示している。
第１の実施形態に係る半導体装置における製造方法は、半導体装置の量産性を高めるため、複数の半導体装置の形成領域を行列状に配置した基台フレーム１８に放熱部材フレーム１５を一括に取り付け、これらを封止材５により一括に封止し、その後、個片に分割する工法を採る。
まず、図３、図９（ａ）及び図１０（ａ）に示すように、本製造方法で用いる基台フレーム１８を用意する。
基台フレーム１８は、複数の基台２と該複数の基台２を保持する基台枠部１７とから構成される。各基台２は、その主面に複数の内部端子８が互いに対向する２辺に沿って形成されている。また、各基台２の裏面に複数の外部端子９がそれぞれ形成されている。
基台２は、主面と裏面とに銅配線が設けられており、その主面と裏面とはスルーホール（図示せず）によって接続されている。内部端子８及び外部端子９の各表面には、ニッケル（Ｎｉ）／金（Ａｕ）めっきが形成されて、その表面が保護されている。ここで、複数の基台２における行列状の配置形態は、製品のサイズ及び製造ラインが許容する基台サイズに合わせて任意に決定することができる。本実施形態においては、説明を簡単にするため、基台フレーム１８の行列状の配置形態を２行×２列の４個としている。
次に、図４、図９（ｂ）及び図１０（ｂ）に示すように、各基台２における所定の領域に、半導体素子１をそれぞれ搭載する。上面に複数の電極７が設けられた半導体素子１は、その裏面を基台２の主面と対向させ、接着層６を介して固着される。このとき、半導体素子１を搭載する方向は、該半導体素子１に設けられた２列の電極７が基台２の上の２列の内部端子８とそれぞれ対向する方向とする。
半導体素子１は、例えばシリコン（Ｓｉ）からなり、電極７は、例えばアルミニウム（Ａｌ）からなる。また、接着層６は、例えばガラスエポキシ樹脂を用いたダイボンドペーストであり、フィラー（図示せず）を含む。
次に、図５、図９（ｃ）及び図１０（ｃ）に示すように、それぞれ対向する半導体素子１の各電極７と基台２の内部端子８とを接続部材３により接続する。接続部材３には、例えば金（Ａｕ）線を用いる。
次に、図６、図９（ｄ）及び図１０（ｄ）に示すように、別途用意した放熱部材フレーム１５を基台フレーム１８の所定の位置に位置合わせした状態で、放熱部材フレーム１５と半導体素子１との隙間、及び放熱部材フレーム１５と基台フレーム１８との隙間に封止材５を充填する。その後、充填された封止材５を硬化して、基台フレーム１８、接続部材３を含む複数の半導体素子１及び放熱部材フレーム１５を一体に成形する。封止材５には、例えば熱硬化性のガラスエポキシ材を用いる。なお、放熱部材フレーム１５は、複数の放熱部材４と該複数の放熱部材４を外側部分で保持する放熱部材枠部１４とから構成される。
この際、放熱部材４の放熱効果を大きくするには、放熱部材４と半導体素子１との隙間及び放熱部材４と基台２との隙間を小さくすることが望ましい。しかしながら、これらの隙間が狭くなると、一括モールドを行う際に、封止材５が流れにくくなって、該封止材５の注入が困難となる場合がある。すなわち、通常のトランスファモールド法では、封止成形が困難となる場合がある。この傾向は、基台２のサイズ及び行列状の配列数が大きくなる程強くなる。
そこで、本実施形態においては、他の製造方法として、樹脂封止工程に圧縮成形工法を応用して、放熱部材４と半導体素子１との隙間及び放熱部材４と基台２との隙間に封止材５が容易に且つ確実に充填できる方法を採用することも可能である。
圧縮成形工法の応用による封止工程を、図１１（ａ）〜図１１（ｅ）及び図１２（ａ）〜図１２（ｅ）を参照しながら順に説明する。図１１（ａ）〜図１１（ｅ）は、図２Ｃに対応する断面を製造工程順に示し、図１２（ａ）〜図１２（ｅ）は図２Ｂに対応する断面を製造工程順に示している。
また、本実施形態で用いる放熱部材フレーム１５の構成図を、図１３Ａ〜図１３Ｃに示す。上述したように、放熱部材フレーム１５は、複数の放熱部材４とそれを保持する放熱部材枠部１４とからなり、各放熱部材４の行列状配置は、複数の基台２の行列状配置に合わせて配置される。
図１３Ａに示すように、放熱部材フレーム１５は、XIIIｂ−XIIIｂ線方向に第１のブロック１１同士及び第２のブロック１２同士がそれぞれ連結され、XIIIｃ−XIIIｃ線方向に第１のブロック１１と第２のブロック１２とが連結されて一体に形成されている。このように、この段階では各放熱部材４は互いに連結されており、個片にした際のそれぞれの切り欠き部４ａ、も、平面四角形状の複数の開口部として形成されている。また、図１３Ａ及び図１３Ｃに示すように、各放熱部材４における第３のブロック１３は、第１のブロック１１及び第２のブロック１２と比べておおよそ半導体素子１の厚さ分だけ薄く形成されている。
このように形成された放熱部材フレーム１５の上面を、まず、図１１（ａ）及び図１２（ａ）に示すように、粘着性を持つリリースフィルム１６に貼り付ける。リリースフィルム１６は、封止成形工程の後に、除去される。リリースフィルム１６の基材には、例えば、ポリイミド系又はテフロン（登録商標）系等を用い、粘着剤としてオレフィン等の１７０℃以上の耐熱性を有する材料を用いる。
次に、図１１（ｂ）及び図１２（ｂ）に示すように、放熱部材フレーム１５の上に、液状の封止材５を塗布又は印刷により成膜する。また、顆粒状の封止材５を撒布し、その後、加熱により溶融してもよい。封止材５には、例えば、ガラスエポキシ樹脂等の熱硬化性材料を用いる。
次に、図１１（ｃ）及び図１２（ｃ）に示すように、基台２ごとに半導体素子１を搭載し、接続部材ボンド工程までを行った基台フレーム１８を、放熱部材フレーム１５上の封止材５と対向させて位置合わせを行う。ここでの位置合わせは、少なくとも各切り欠き部４ａが各接続部材３の配置領域と重なり、放熱部材４と接触しないように行う。
次に、図１１（ｄ）及び図１２（ｄ）に示すように、放熱部材フレーム１５を、溶融状態にある封止材５を介して基台フレーム１８に押し付けて、放熱部材フレーム１５と基台フレーム１８と互いに貼り合わせる。
次に、図１１（ｅ）及び図１２（ｅ）に示すように、放熱部材フレーム１５と基台フレーム１８とを加圧により圧縮（圧着）する。これにより、放熱部材フレーム１５、封止材５、各半導体素子１及び基台フレーム１８が一体化される。
このとき、図１１（ｄ）及び図１１（ｅ）に示すように、あらかじめ、放熱部材フレーム１５の開口部（切り欠き部４ａが連結した部分）と基台フレーム１８における接続部材３の配置領域との位置合わせを行っていることにより、各放熱部材４と各接続部材３との干渉を防ぐことができる。
なお、図１２（ｄ）及び図１２（ｅ）に示すように、第１のブロック１１と第３のブロック１３との段差ｈ１、及び第２のブロック１２と第３のブロック１３との段差ｈ１は、半導体素子１と接着層６との厚さの総和ｈ２よりも大きくすることが望ましい。このようにすると、放熱部材フレーム１５と基台フレーム１８とを貼り合わせて圧縮する際に、第３のブロック１３が半導体素子１に当たるよりも先に、第１のブロック１１及び第２のブロック１２と基台２とが接触して止まるため、第３のブロック１３と半導体素子１との干渉による、半導体素子１の素子形成面へのダメージを防ぐことが可能となる。
さらに、放熱部材４は、このような構成を採ることにより、半導体素子１の上面である素子形成面に近接させることができる。その上、放熱部材４は、半導体素子１及び接続部材３の配置領域を除く領域において放熱部材４の体積を大きくできるので、該放熱部材４による放熱効果を高めることができる。
なお、放熱部材４と半導体素子１との間隔は、放熱効果の観点からはできる限り近づけることが望ましい。しかしながら、半導体素子１における素子形成面へのダメージを考慮すると、封止材５に分散されるフィラーサイズよりも大きくする必要がある。第１の実施形態に係る半導体装置の構成においては、図１２（ｅ）に示したように、放熱部材４を構成する第１のブロック１１及び第２のブロック１２がスペーサとして機能するため、半導体素子１と放熱部材４との間隔を任意に調整することができる。
また、実用上、半導体素子１及び放熱部材４のそれぞれの厚さ、半導体素子１と放熱部材４との平行度のばらつき、並びに封止材５に分散されるフィラーのサイズ及びその充填性を考慮すると、半導体素子１と放熱部材４との間隔は、５０μｍ以上且つ１００μｍ以下が望ましい。
半導体素子１と放熱部材４との間隔を、より小さくするには、封止材５に分散するフィラーのサイズを小さくするか、さらには、フィラーを分散しないフィラーレスにすることもできる。但し、同一の分散量でフィラーサイズを小さくすると、封止材５の粘度が上昇して流動性が低下する。また、フィラーの分散量が少ないと、封止材５の信頼性が低下する。従って、半導体素子１と放熱部材４との間隔によって、封止材５の組成を使い分けてもよい。例えば、半導体素子１と放熱部材４との間隙と、それ以外の部分で異なる封止材を用いてもよい。具体的には、半導体素子１と放熱部材４との隙間にのみ、サイズが小さいフィラーが分散された封止材５を用いるか、フィラーレスの封止材５を用いてもよい。
また、封止材５との間で絶縁性が保たれる状態にある半導体素子１と放熱部材４との隙間にのみ金属粒子を分散した封止材５を用いることにより、封止材５における熱伝導性を高めてもよい。
また、本実施形態の製造方法においては、複数の放熱部材４とそれを保持する放熱部材枠部１４とからなる放熱部材フレーム１５によって、半導体装置の厚さを調整することができる。このため、モールドキャビティを省略することも可能である。モールドキャビティを省略する場合は、平板の金型を用いた封止成形が可能となるので、特別な金型を用意する必要がなく、該金型における他の半導体装置との共用性が向上するため、量産性が向上する。
なお、本製造方法における封止成形工程は、従来と同様にモールドキャビティを用いて、封止材５が外部に漏れないようにして行うことも可能である。この場合は、塗布した封止材５の使用量によって封止材５の厚さが影響を受けるため、封止材５の使用量に対しても調整する必要がある。但し、本実施形態の有効性に実質的な影響はない。
また、図９（ｄ）及び図１０（ｄ）に示したように、放熱部材フレーム１５を基台フレーム１８に張り合わせてから、放熱部材フレーム１５の各開口部に封止材５を注入する方法の場合は、ポッティング法又は印刷法を用いることも可能である。
いずれの方法であっても、放熱部材フレーム１５と基台フレーム１８とを、封止材５を間に挟んで貼り合わせ、その後、圧縮した状態で封止材５を熱硬化させることにより、封止工程は完了する。
なお、封止工法は圧縮成形に限られず、例えば、封止材５の流路が確保できれば、通常のトランスファモールド工法も適用が可能である。
封止工程の後、リリースフィルム１６を放熱部材フレーム１５から剥がし、図７、図９（ｅ）及び図１０（ｅ）に示すように、放熱部材フレーム１５、封止材５及び基台フレーム１８をダイシングする。なお、リリースフィルム１６は、ダイシング前に剥がさずにダイシングフィルムとして利用することも可能である。
ダイシングにより、図８、図９（ｆ）及び図１０（ｆ）に示すように、個片化された半導体装置を得る。このとき、半導体装置は、放熱部材４をダイシングにより切断して分割されるため、半導体装置の外周面には、放熱部材４の切断面が露出する。
放熱部材枠部１４に保持された複数の放熱部材４は、基台枠部１７に保持された複数の基台２と一体に成形された後にダイシングする場合に、ダイシングの位置ずれにより、放熱部材４の外形が中途半端に切り残されて、個片ごとに断面が不揃いになるという懸念がある。しかしながら、図７に示すように、本実施形態に係る半導体装置においては、放熱部材４が例えば平面Ｈ字状であることにより、切断後に切り欠き部４ａとなる開口部の各辺がダイシングラインに対して常に垂直に交わるため、切り残しが発生しにくく、且つ、いずれの半導体装置の切断面も揃った状態となる。
なお、基台２の裏面に配置されている複数の外部端子９に、それぞれ半田ボールが必要な場合は、ダイシング工程の前の一括マウント工程において形成することができる。
（第１の実施形態の第１変形例）
以下、第１の実施形態の第１変形例に係る半導体装置について、図１４Ａ〜図１４Ｃを参照しながら説明する。
第１変形例においては、放熱部材４の平面形状を基台２の平面形状よりも大きく形成し、放熱部材４における第１のブロック１１及び第２のブロック１２を、基台２の外側の領域に配置している。これにより、放熱部材４の表面積及び体積を大きくして、放熱効果を高めることができる。
具体的には、図１４Ａ及び図１４Ｂに示すように、放熱部材４における第１のブロック１１及び第２のブロック１２は、それぞれ基台２における複数の内部端子８を設けない側の側面に沿って、且つ該側面を覆うように形成されている。ここでは、図１４Ｂに示すように、XIVｂ−XIVｂ線方向における基台２の幅は半導体素子１の幅と同一としているが、XIVｂ−XIVｂ線方向における基台２の幅と半導体素子１の幅とは、必ずしも同一とする必要はない。
本変形例に係る半導体装置は、図１５Ａ及び図１５Ｂに示す基台フレーム１８を用いることにより、上述の第１の実施形態の製造方法と同様の工程により得られる。
すなわち、本変形例に係る基台フレーム１８において、行列状に配置された複数の基台２における内部端子８を設けない側の側面にスリット（開口部）２ａを設ける。さらに、基台フレーム１８の裏面の全面にリリースフィルム１６を貼り付ける。これにより、各放熱部材４を基台２の外側の領域にまで延伸することができ、且つ、封止成形工程における封止材５の基台２の裏面への漏れを防ぐことができる。
このように、本変形例によると、第１のブロック１１及び第２のブロック１２を基板の外側にまで延伸し、且つ接続部材３の配線領域を除く側面を放熱部材４によって形成できるため、放熱特性の向上、反りの低減、強度の向上、ひいては信頼性の向上が可能となる。
（第１の実施形態の第２変形例）
以下、第１の実施形態の第２変形例に係る半導体装置について、図１６Ａ〜図１６Ｃを参照しながら説明する。
第２変形例においては、放熱部材４に設けられる、接続部材３の配置領域との干渉を防ぐ空間部を、切り欠き部４ａに代えて開口部４ｂとしている。この構成により、放熱部材４の側面が半導体装置の周囲の全面にわたって露出するため、半導体装置として放熱特性が向上すると共に、その強度を高めることができる。
なお、第２変形例においても、第１変形例と同様に、放熱部材４における第１のブロック１１及び第２のブロック１２を基台２の外側に配置して、該基台２における内部端子８が形成されていない側面を覆う構成としてもよい。
（放熱部材の変形例）
以下、第１の実施形態およびその変形例に係る半導体装置が備える放熱部材４の変形例を説明する。
切り欠き部４ａ及び開口部４ｂのそれぞれの平面形状は、図１Ａや図１６Ａの形状に限られず、接続部材３と干渉しない形状であればよいが、例えば、図１７Ａ〜図１７Ｃのような形状が考えられる。
図１７Ａ及び図１７Ｂは、放熱部材４における切り欠き部４ａの変形例を示し、図１７Ｃは、放熱部材４における開口部４ｂの変形例を示す。図１７Ａ〜図１７Ｃにおいて、Ｗ１は切り欠き部４ａ又は開口部４ｂの内側の幅であり、Ｗ２は切り欠き部４ａ又は開口部４ｂの外側の幅である。いずれも、内側の幅Ｗ１よりも外側の幅Ｗ２を大きくしている。
この構成により、半導体素子１に設けられる電極７同士の間隔よりも、基台２に設けられる内部端子８同士の間隔を大きくすることができるため、ワイヤボンド工程における接続部材のボンディングが容易となる。
また、切り欠き部４ａ又は各開口部４ｂは、放熱部材４の配置領域と接続部材３の配置領域との区分が容易で、対称性が高い２箇所としたが、接続部材３の配置領域に応じて１箇所でもよく、また、３箇所以上であってもよい。
（第２の実施形態）
以下、第２の実施形態に係る半導体装置について、図１８Ａ〜図１８Ｃ及び図１９Ａ〜図１９Ｃを参照しながら説明する。ここでは、第１の実施形態と異なる構成を主に説明する。
図１９Ａ〜図１９Ｃに示すように、第２の実施形態に係る半導体装置は、基台２の主面上に、放熱部材４が接着材１０により固着され、該放熱部材４の上に、半導体素子１における素子形成面の反対側の面である裏面が接着層６により固着されている。
放熱部材４は、半導体素子１における電極７が形成されていない２辺に沿った形状を持つ第１のブロック１１及び第２のブロック１２と、半導体素子１の下側で第１のブロック１１及び第２のブロック１２を互いに連結する第３のブロック１３により構成された平面Ｈ字状の外形を有している。この平面構成により、放熱部材４の切り欠き部４ａからは、基台２の主面上に設けられた複数の内部端子８が露出する。
半導体素子１の上面に設けられた複数の電極７と、基台２の主面上に設けられ、放熱部材４の切り欠き部４ａから露出する複数の内部端子８とは、それぞれ接続部材３により接続されている。
また、放熱部材４を構成する第１のブロック１１並びに第２のブロック１２の上面及び側面は、図１８Ａ〜図１８Ｃに示すように、半導体装置の外形と一致しており、それぞれ一平面をなす。
このように、本実施形態においては、放熱部材４と接続部材３の配置領域とが干渉することなく、半導体素子１の裏面を放熱部材４に近接させることができるので、半導体素子１から放熱部材４への熱伝導が良好となる。また、半導体装置の内部における接続部材３の配置領域を除く領域では、放熱部材４の体積を大きくできるので、放熱部材４による放熱効果をより高めることができる。また、半導体装置の側面と、半導体素子１の下側の領域とを放熱部材４で形成するため、高い放熱特性に加えて、反りの低減、強度の向上、ひいては半導体装置としての高い信頼性を実現できる。
図１９Ｂ及び図１９Ｃに示すように、放熱部材４を構成する第１のブロック１１及び第２のブロック１２における第３のブロック１３の上面からの高さは、接続部材３の頂点（ワイヤループ）の高さよりも高くしており、半導体装置の上面から露出する構成としている。
本実施形態は、第１の実施形態に係る半導体装置と比較すると、放熱部材４における第３のブロック１３を半導体素子１の下側に配置するため、第３のブロック１３の厚さ分だけ半導体装置の厚さが大きくなる。しかしながら、第１のブロック１１及び第２のブロック１２を、半導体装置の基台２の主面側において、接続部材３の配置領域外の空きスペースに配置することができる。これにより、従来のワイヤボンド方式を採る半導体装置における外付けの放熱部材と比べて、半導体装置の薄型化、高放熱化及び高強度化を実現することができる。
（第２の実施形態の製造方法）
以下、第２の実施形態に係る半導体装置の製造方法について、図２０Ａ及び図２０Ｂを参照しながら説明する。
本実施形態に係る半導体装置の製造方法は、第１の実施形態の製造方法と同様に、基台フレーム１８と放熱部材フレーム１５とを用いて、行列状に配置された基台２及び放熱部材４を一括に成形して封止する。工程順には、基台フレーム１８と放熱部材フレーム１５とを接着するフレームボンド工程と、各基台２の上に半導体素子１をそれぞれ搭載するダイボンド工程と、基台２の上の各内部端子８と半導体素子１の上の各電極７とを接続部材３により配線するワイヤボンド工程と、基台２、放熱部材４及び半導体素子１を覆うように封止材５を成形する封止工程と、放熱部材フレーム１５、封止材５及び基台フレーム１８を個片に分割して複数の半導体装置を得るダイシング工程と、である。
図２０Ａ、図２０Ｂは、第２の実施形態に係る半導体装置の製造方法におけるワイヤボンド工程後の基台フレーム１８及び放熱部材フレーム１５の状態を示している。
この後、封止工程により、半導体素子１、接続部材３及び基台２の上に封止材５を充填することにより、封止成形が行われる。
第２の実施形態においては、基台フレーム１８の上に各放熱部材４を行列状に配置した際に、高さが低い第３のブロック１３により、第１のブロック１１と第２のブロック１２との隙間が直線状に繋がって形成される。この直線状の隙間が、封止材５の流路となるため、封止成形を容易に行うことができる。
上記のように、本実施形態においては、ワイヤボンド工法を採る半導体装置において、放熱部材４が半導体装置の製造工程において内部に組み込まれており、半導体装置として一括に成形できるため、放熱板を別工程で貼り付ける外付け品と比べて、工程を簡易にし、量産性を保つことができる。
なお、第２の実施形態においても、第１の実施形態の第１変形例と同様に、放熱部材４における第１のブロック１１及び第２のブロック１２を基台２の外側に配置して、該基台２における内部端子８が形成されていない側面を覆う構成としてもよい。
さらに、放熱部材４を半導体素子１の上から覆う構成の第１の実施形態と、放熱部材４を半導体素子１の下に組み込む構成の第２の実施形態とを組み合わせることも可能である。この場合は、半導体装置における放熱特性をより一層高めることができる。
以上のように、本出願において開示する技術の例示として、第１、第２の実施形態および各変形例を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。
なお、各実施形態及びその変形例においては、基台２および基台フレーム１８の一例として、ガラスエポキシ樹脂を用いた配線基板を説明したが、これに限られない。例えば、ガラスエポキシ樹脂に代えて、セラミック又はポリイミドフィルム等の配線基板、シリコン（Ｓｉ）インタポーザ、ダイパッドとリードを備えたリードフレーム、又は他の半導体素子を用いてもよい。要するに、基台２は半導体素子１を搭載し、接続部材３で電気的接続ができるものであればよい。また、接続部材３の一例として銅（Ｃｕ）や金（Ａｕ）ワイヤを挙げたが、これに限られない。例えば、ワイヤボンディングに替えてリボンボンディングやリードボンディングを行ってもよい。また、放熱部材４の一例として、金属やその合金を説明したが、熱伝導性を備えた材料からなるものであれば、これに限られない。
以上のように、本開示における技術の例示として、実施の形態および変形例を説明した。そのために、添付図面および詳細な説明を提供した。
したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
また、上述の実施の形態は、本開示における技術を例示するためのものであるから、請求の範囲又はその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
本発明に係る半導体装置は、電子機器に搭載される半導体装置に適用可能であり、特に、携帯機器等の小型の電子機器に搭載される半導体装置に有用である。
１，１０１，２０１ 半導体素子
２ 基台
２ａ スリット
３ 接続部材
４ 放熱部材
４ａ 切り欠き部（空間部）
４ｂ 開口部（空間部）
５ 封止材
６ 接着層
７ 電極
８，２０８ 内部端子
９ 外部端子
１０ 接着材
１１ 第１のブロック
１２ 第２のブロック
１３ 第３のブロック
１４ 放熱部材枠部
１５ 放熱部材フレーム
１６ リリースフィルム
１７ 基台枠部
１８ 基台フレーム

Claims (18)

  1. 主面上に端子が配置された基台と、
    前記基台の主面上に保持され、上面に電極が配置された第１の半導体素子と、
    前記端子と前記電極とを接続する接続部材と、
    前記基台の主面上に、前記端子、前記第１の半導体素子及び前記接続部材を覆うように配置された封止材と、
    前記封止材の上に配置された放熱部材とを備え、
    前記放熱部材における前記接続部材の上側部分には空間部が形成され、
    前記空間部には、前記封止材が配されており、
    前記基台の側面方向から見て、前記接続部材の頂点は、前記空間部の内側に位置しており、
    前記放熱部材は、前記第１の半導体素子の上側部分と前記接続部材の配置領域の上側部分とを除く領域を覆う第１のブロック及び第２のブロックと、前記第１のブロックと前記第２のブロックとを互いに連結し且つ前記第１の半導体素子の上側部分を覆う第３のブロックとから構成される平面Ｈ字状を有していることを特徴とする半導体装置。
  2. 前記放熱部材の側面と前記封止材の側面と前記基台の側面とは一平面をなすことを特徴とする請求項１に記載の半導体装置。
  3. 前記放熱部材の上面と前記封止材の上面とは一平面をなすことを特徴とする請求項２に記載の半導体装置。
  4. 前記第３のブロックは、前記基台の第１の側面から前記第１の側面と対向する第２の側面までの上側の領域を覆っており、
    前記第１のブロックは、前記基台の前記第１の側面の外側に位置して前記第１の側面を覆うと共に、
    前記第２のブロックは、前記基台の前記第２の側面の外側に位置して前記第２の側面を覆うことを特徴とする請求項１に記載の半導体装置。
  5. 前記放熱部材は、前記第１および第２のブロックよりも、前記第３のブロックの厚みが薄いことを特徴とする請求項４に記載の半導体装置。
  6. 前記放熱部材において前記第３のブロックの厚みが、前記半導体素子の上面から前記封止材の上面までの厚みよりも薄いことを特徴とする請求項４に記載の半導体装置。
  7. 前記放熱部材における前記空間部は、平面視において、前記接続部材の配置領域から前記封止材の側面までを露出する切り欠き部であることを特徴とする請求項１に記載の半導体装置。
  8. 前記切り欠き部は、その平面形状が前記放熱部材の中心部から外側に向かうにつれて切り欠き幅が大きくなるように形成されていることを特徴とする請求項７に記載の半導体装置。
  9. 前記空間部は、前記接続部材の配置領域の上側部分を開口する開口部であることを特徴とする請求項１に記載の半導体装置。
  10. 前記開口部は、その平面形状が前記放熱部材の中心部から外側に向かうにつれて開口幅が大きくなるように形成されていることを特徴とする請求項９に記載の半導体装置。
  11. 前記放熱部材は、前記基台の少なくとも１つの側面から外側の領域に拡張して形成され、
    前記基台の少なくとも１つの側面は、前記放熱部材により覆われていることを特徴とする請求項９又は１０に記載の半導体装置。
  12. 前記放熱部材と前記第１の半導体素子との隙間は、５０μｍ以上且つ１００μｍ以下であることを特徴とする請求項１に記載の半導体装置。
  13. 前記封止材は、フィラーを含有しない第１の封止材と、フィラーを含有する第２の封止材とを含み、
    前記放熱部材と前記第１の半導体素子との隙間には、前記第１の封止材が封入され、
    前記放熱部材と前記第１の半導体素子との隙間を除く領域には、前記第２の封止材が封入されていることを特徴とする請求項１に記載の半導体装置。
  14. 前記封止材は、金属を含有する第１の封止材と、金属を含有しない第２の封止材とを含み、
    前記放熱部材と前記第１の半導体素子との隙間には、前記第１の封止材が封入され、
    前記放熱部材と前記第１の半導体素子との隙間を除く領域には、前記第２の封止材が封入されていることを特徴とする請求項１に記載の半導体装置。
  15. 主面上に端子が配置された基台と、
    前記基台の主面上における前記端子を除く領域に配置された放熱部材と、
    前記放熱部材の上に保持され、上面に電極が配置された第１の半導体素子と、
    前記端子と前記電極とを接続する接続部材と、
    前記基台の主面上に、前記端子、前記第１の半導体素子及び前記接続部材を覆うように配置された封止材とを備え、
    前記放熱部材は、前記基台上の前記接続部材の配置領域を除く領域の上面が、前記接続部材の頂点よりも高く形成されており、
    前記放熱部材は、前記基台上における前記第１の半導体素子と前記接続部材の配置領域の上側部分とを除く領域を覆う第１のブロック及び第２のブロックと、前記第１のブロックと前記第２のブロックとを互いに連結する第３のブロックとから構成される平面Ｈ字状を有していることを特徴とする半導体装置。
  16. 前記放熱部材の側面と前記封止材の側面と前記基台の側面とは、一平面をなすことを特徴とする請求項１５に記載の半導体装置。
  17. 前記基台は、リードフレームであることを特徴とする請求項１又は１５に記載の半導体装置。
  18. 前記基台は、第２の半導体素子であることを特徴とする請求項１又は１５に記載の半導体装置。
JP2014555397A 2013-01-07 2013-12-24 放熱部材を備えた半導体装置 Active JP6237647B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013000522 2013-01-07
JP2013000522 2013-01-07
PCT/JP2013/007536 WO2014106879A1 (ja) 2013-01-07 2013-12-24 放熱部材を備えた半導体装置

Publications (2)

Publication Number Publication Date
JPWO2014106879A1 JPWO2014106879A1 (ja) 2017-01-19
JP6237647B2 true JP6237647B2 (ja) 2017-11-29

Family

ID=51062204

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014555397A Active JP6237647B2 (ja) 2013-01-07 2013-12-24 放熱部材を備えた半導体装置

Country Status (3)

Country Link
US (1) US9437517B2 (ja)
JP (1) JP6237647B2 (ja)
WO (1) WO2014106879A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106298695B (zh) 2015-06-05 2019-05-10 台达电子工业股份有限公司 封装模组、封装模组堆叠结构及其制作方法
DE102017201135A1 (de) * 2017-01-25 2018-07-26 Robert Bosch Gmbh Verfahren zum mechanischen Verbinden und Anordnung von elektronischen Bauelementen
FR3065319B1 (fr) * 2017-04-13 2019-04-26 Institut Vedecom Module electronique de puissance et convertisseur electrique de puissance l’incorporant
JP7052891B2 (ja) * 2021-01-04 2022-04-12 昭和電工マテリアルズ株式会社 半導体コンプレッション成型用離型シート及びこれを用いて成型される半導体パッケージ

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2679806B2 (ja) 1988-05-10 1997-11-19 シチズン時計株式会社 樹脂封止型ピングリッドアレイ
US5179039A (en) 1988-02-05 1993-01-12 Citizen Watch Co., Ltd. Method of making a resin encapsulated pin grid array with integral heatsink
US5233225A (en) 1988-02-05 1993-08-03 Citizen Watch Co., Ltd. Resin encapsulated pin grid array and method of manufacturing the same
US5108955A (en) 1988-10-27 1992-04-28 Citizen Watch Co., Ltd. Method of making a resin encapsulated pin grid array with integral heatsink
US5289039A (en) 1988-02-05 1994-02-22 Citizen Watch Co., Ltd. Resin encapsulated semiconductor device
JPH07142627A (ja) 1993-11-18 1995-06-02 Fujitsu Ltd 半導体装置及びその製造方法
KR100201380B1 (ko) 1995-11-15 1999-06-15 김규현 Bga 반도체 패키지의 열방출 구조
JP2957969B2 (ja) * 1997-01-21 1999-10-06 財団法人工業技術研究院 放熱効果を増進する半導体のパッケージ構造
JP3514101B2 (ja) 1998-01-28 2004-03-31 セイコーエプソン株式会社 半導体装置及びその製造方法並びに電子機器
JP4237116B2 (ja) * 2004-08-17 2009-03-11 パナソニック株式会社 半導体装置およびその製造方法
US8039951B2 (en) * 2006-01-19 2011-10-18 United Test And Assembly Center Ltd. Thermally enhanced semiconductor package and method of producing the same
JP5073756B2 (ja) * 2006-12-21 2012-11-14 アギア システムズ インコーポレーテッド 回路ダイの熱的性能の高いパッケージング
US7998791B2 (en) * 2008-02-01 2011-08-16 National Semiconductor Corporation Panel level methods and systems for packaging integrated circuits with integrated heat sinks
JP2010114256A (ja) * 2008-11-06 2010-05-20 Panasonic Corp 半導体装置、および半導体装置の製造方法
JP5633210B2 (ja) * 2010-06-28 2014-12-03 富士通セミコンダクター株式会社 半導体装置
US8581374B1 (en) * 2010-10-04 2013-11-12 Marvell International Ltd. Placing heat sink into packaging by strip formation assembly

Also Published As

Publication number Publication date
US9437517B2 (en) 2016-09-06
WO2014106879A1 (ja) 2014-07-10
JPWO2014106879A1 (ja) 2017-01-19
US20150303125A1 (en) 2015-10-22

Similar Documents

Publication Publication Date Title
TWI277187B (en) Semiconductor device and manufacturing method for the same
US8058717B2 (en) Laminated body of semiconductor chips including pads mutually connected to conductive member
US9275945B2 (en) Method of manufacturing semiconductor device and semiconductor device
US9508687B2 (en) Low cost hybrid high density package
JP2009140962A (ja) 半導体装置およびその製造方法
JP5479247B2 (ja) 半導体装置の製造方法
JP2015176906A (ja) 半導体装置および半導体装置の製造方法
US7888179B2 (en) Semiconductor device including a semiconductor chip which is mounted spaning a plurality of wiring boards and manufacturing method thereof
JP2014512688A (ja) フリップチップ、フェイスアップおよびフェイスダウンセンターボンドメモリワイヤボンドアセンブリ
JP2009295959A (ja) 半導体装置及びその製造方法
CN111492473A (zh) 半导体封装体及其制造方法
JP6237647B2 (ja) 放熱部材を備えた半導体装置
US9337172B2 (en) Semiconductor device
US8810047B2 (en) Semiconductor device and method of manufacturing the same
TWI292213B (ja)
WO2014188632A1 (ja) 放熱構造を有する半導体装置および半導体装置の積層体
US9362194B2 (en) Semiconductor chip covered with sealing resin having a filler material
US10930604B2 (en) Ultra-thin multichip power devices
JP2015012170A (ja) 積層型半導体装置、プリント回路板及び積層型半導体装置の製造方法
TWM472946U (zh) 晶粒封裝結構
JP4732138B2 (ja) 半導体装置及びその製造方法
CN104347612A (zh) 集成的无源封装、半导体模块和制造方法
JP2006253315A (ja) 半導体装置
JP5147295B2 (ja) 半導体装置
JP2009065034A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20170417

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171003

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171016

R150 Certificate of patent or registration of utility model

Ref document number: 6237647

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250