JPH10308466A - ヒートシンク付着ボールグリッドアレイ半導体パッケージ - Google Patents

ヒートシンク付着ボールグリッドアレイ半導体パッケージ

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JPH10308466A
JPH10308466A JP8182798A JP18279896A JPH10308466A JP H10308466 A JPH10308466 A JP H10308466A JP 8182798 A JP8182798 A JP 8182798A JP 18279896 A JP18279896 A JP 18279896A JP H10308466 A JPH10308466 A JP H10308466A
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Abstract

(57)【要約】 【課題】 半導体チップ回路の動作時に発生する熱がよ
り効率的に放出されるようにしたボールグリッドアレイ
半導体パッケージを提供する。 【解決手段】 半導体チップ30が実装されるPCB基
板20面上のダイパドル21の周縁の一部をパッケージ
の外周縁部まで延長させ、このダイパドル延長部22上
面に封止部32を取り囲む環状のヒートシンク10を付
着させて放熱面積を大きくした。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、ボールグリッドア
レイ(Ball Grid Array:BGA)半導
体パッケージに関するもので、詳しくは、PCB基板
(プリント配線基板)上に形成され、半導体チップが付
着される銅又は銅合金層でなるダイパドルの周縁をパッ
ケージの外周縁部まで延長させ、その上面に環状のヒー
トシンクを付着して放熱面積を大きくさせることによ
り、半導体チップ回路の動作時に発生する熱がより効率
的に放出されるようにしたボールグリッドアレイ半導体
パッケージに関するものである。
【0002】
【従来の技術】ボールグリッドアレイ半導体パッケージ
は、PCB基板の上面に一つ又はそれ以上の半導体チッ
プが装着され、PCB基板の下面に位置するソルダボー
ルのアレイにより、その下の導電性材料に対して電気的
に接続されるようになっている構造の半導体パッケージ
である。
【0003】ボールグリッドアレイ半導体パッケージは
200ピン多ピンデバイス又は高集積化された大規模集
積回路(VLSI)、マイクロプロセッサ等の用途とし
て次第に脚光を浴びてきてる。しかし、このような半導
体デバイスは信号伝達速度の高速化が要求されるので、
チップの動作中に発生する熱を適切に外部へ放出させる
ことができなくなると、チップの動作中にエラーが発生
するか又はチップの本来機能が低下し得るため、使用途
中に深刻な問題を引き起こす憂いがある。
【0004】図7に示すように、従来のボールグリッド
アレイ半導体パッケージ1’は、PCB基板20の底面
上に多数のソルダボール40を溶着してアレイを構成
し、PCB基板20の上面には銀充填エポキシ樹脂等の
ような熱伝導性樹脂33を使用して半導体チップ30を
付着し、PCB基板20の前記半導体チップ30の底面
と接着された部位に複数の貫通めっきスロット(Pla
ted ThroughHole:PTH……内壁面を
金属めっきしたスルーホール)23を形成することによ
り、半導体チップ30から発生した熱が半導体チップ3
0の底面と熱伝導性樹脂33を介し、複数の貫通スロッ
ト23を通り、PCB基板20の底面に溶着されたソル
ダボール40を介して放出される。
【0005】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のボールグリッドアレイ半導体パッケージ1’
では、半導体チップ30の動作中に発生した熱が熱伝導
性樹脂33、貫通スロット23及びソルダボール40を
介して放出されるため、その放熱効果が十分ではなかっ
た。さらに、ボールグリッドアレイ半導体パッケージの
多ピン化(即ち、ソルダボールの増大)による信号伝達
速度の高速化がさらに要求されている最近の実情では、
半導体チップの動作中に発生する熱を効果的に外部へ放
出させ得る構造のボールグリッドアレイ半導体パッケー
ジが要望され、このような半導体パッケージの開発は重
要な問題として台頭している。
【0006】従って、本発明者らはこのような問題点を
解消するため、半導体チップの動作中に発生する熱の6
0〜70%程度が半導体チップの底面に放出される事実
に着眼して、半導体チップが実装される銅又は銅合金層
で形成されるダイパドルの周縁の少なくとも一部をパッ
ケージの外周縁部まで延長形成させ、その上面に半導体
チップ等を保護するための封止部を取り囲む環状のヒー
トシンクを付着させて、半導体チップの底面を介する放
熱面積を大きくすることにより、半導体チップから発生
する熱が高熱伝導率のヒートシンクを介して直接外部へ
放出されるようにした。
【0007】
【課題を解決するための手段】上記課題を解決するた
め、本発明のヒートシンク付着ボールグリッドアレイ
は、上面にダイパドルが形成されたPCB基板と、前記
ダイパドル上に固着された半導体チップと、該半導体チ
ップのボンドパッドと前記PCB基板のボンドフィンガ
ーとを電気的に接続するボンドワイヤーと、前記PCB
基板上で前記半導体チップとボンドワイヤーをモールド
して保護する封止部と、前記PCB基板の下面に溶着さ
れ、パッケージの入出力端として使用される複数のソル
ダボールと、前記PCB基板の上面のダイパドルから前
記封止部の外方まで延設されたダイパドル延長部と、前
記封止部を取り囲み、かつ、前記ダイパドル延長部に付
着させたヒートシンクとを備えたことを特徴とする。
【0008】このような本発明のボールグリッドアレイ
半導体パッケージは、パッケージ内の半導体チップの動
作時に発生する熱を外部へより効率的に放出させること
ができるので、半導体チップの動作時のエラー発生及び
性能低下が殆どなく、耐久性に優れているとともに、高
信号伝達速度を要求される多ピンデバイス又は大規模集
積回路、マイクロプロセッサ等に適する。
【0009】
【発明の実施の形態】以下、本発明を添付図面を参照し
てより詳細に説明する。図1は本発明の望ましい一実施
形態になるボールグリッドアレイ半導体パッケージ1の
断面を示すものである。
【0010】PCB基板20の両面上には、銅又は銅合
金層が鍍金され、上面の銅又は銅合金層は部分的な鍍金
層になっていて、ダイパドル21とその延長部22およ
び、詳細な図示は省略したが、ボンドフィンガー24を
含むプリント配線を形成している(図2参照)。このダ
イパドル21上に半導体チップ30が実装される。半導
体チップ30をPCB基板20上に実装させるために
は、銀充填エポキシ樹脂等のような熱伝導性の優秀であ
る樹脂を使用して半導体チップ30をダイパドル21に
接着(固着)する(33)。基板としては図に示したP
CB基板20以外にも多様な種類の通常の基板が使用で
きる。本発明に望ましいPCB基板20の構成物質とし
てはビスマレイミドトリアジン(Bismaleimi
de triazine)が挙げられる。
【0011】PCB基板20上に接着された半導体チッ
プ30とPCB基板20間の電気的接続は、半導体チッ
プ30に形成されたボンドパッド(図示せず)とPCB
基板20の上面に形成された導電性のボンドフィンガー
24をボンドワイヤー31でボンディングさせることに
よりなる。
【0012】半導体チップ30とボンドワイヤー31及
び選択的要素である手動素子等のような周辺構成要素
(図示せず)は、湿気、埃又は外部衝撃、振動等のよう
な有害な外部環境から保護するため、エポキシ樹脂等の
封止剤からなる封止部32内にモールディングする。封
止部32は、半導体チップ30とPCB基板20間の比
較的大きい熱膨張係数差に起因する応力及び変形力を緩
和させるとともに、半導体チップ30のコーナー部に集
中される応力及び変形力を半導体チップ30の全体面積
上に再分布させる大切な役割をする。PCB基板20面
の下面(図1ではPCB基板20の底面)には複数のソ
ルダボール40が溶着されており、ソルダボール40は
入出力端子として機能する。
【0013】ヒートシンク10は略四角環状に形成され
るが、これに限定されるものではなく、封止部32を取
り囲む環状のものであれば本発明の目的を達成し得るも
のであるので、必要によって適宜その形状を変形させて
使用しても本発明の領域に包含されることはもちろんで
ある。又、選択的に、前記本発明のボールグリッドアレ
イ半導体パッケージ1において、半導体チップ30が実
装されるPCB基板20部位に放熱のための構成要素で
ある環状のヒートシンク10の外に、付加的構成要素と
して、従来の放熱用貫通めっきスロット23を形成して
もよく、この構造のパッケージは放熱特性がより優秀で
あり、これもやはり本発明の好ましい実施形態である。
【0014】図2及び図3はそれぞれ本発明の一実施形
態になるPCB基板20を示すものである。図2(A)
及び図2(B)は、それぞれPCB基板20の上面中央
部に形成されたダイパドル21の一例を示す平面図及び
そのA−A線についての断面図である。図2(A)は、
図1の半導体チップ30が実装されるダイパドル21の
周縁22’の一部、つまり四角の角部がパッケージの外
周縁部の一部まで延長されたダイパドル延長部22を形
成する一例を示す。ここで、前記ダイパドル延長部22
はダイパドル21の各角部から延長されることが製造工
程上好ましいが、ダイパドル21の周縁22’の一部が
封止部32の外方、パッケージの外周縁部まで延長され
ているものであれば、必要によって任意の位置で任意の
形状に延長させてもかまわない。このダイパドル21の
延長部22の上面には封止部32を取り囲む環状のヒー
トシンク10を付着させて放熱面積を大きくする。前記
ダイパドル21及び延長部22は熱伝導の良好な銅又は
銅合金層で形成し、延長部22の上面には、ヒートシン
ク10との接着力を増大させるため、ニッケル(Ni)
又はニッケル/金(Ni/Au)を鍍金するとよい。二
点鎖線で表示した領域(EA:Encapsulati
ng Area)は封止剤(Encapsulatin
g Compound)がモールディングされる領域を
示す。
【0015】図2(B)は図2(A)のA−A線につい
ての断面図で、基板20上のダイパドル21及びその延
長部22が基板20の面上に積層されたものを示す。し
かし、ダイパドル21及びその延長部22の高さは図1
のソルダマスク25の高さよりは低い。図3(A)及び
図3(B)はそれぞれPCB基板20の上面中央部に形
成されたダイパドル21の他の実施形態を示す平面図及
びそのB−B線についての断面図である。図3(A)は
半導体チップ30が実装されるダイパドル21の周縁2
2’の一部、つまり四角の角部がパッケージの外周縁部
全体に延長されて延長部22を形成した一例を示すが、
このような形態は放熱効果を大きくすることができる。
図3(B)は図3(A)のB−B線についての断面図
で、基板20上のダイパドル21及びその延長部22が
基板20の面上に積層されたものを示す。
【0016】図4〜図6は本発明のボールグリッドアレ
イ半導体パッケージ1に付着されるヒートシンク10を
例示した平面図及び断面図で、ヒートシンク10は、ボ
ールグリッドアレイ半導体パッケージの外郭部の上面に
図1の封止部32を取り囲んで付着される。ヒートシン
ク10は封止部32と直接接触しないように(直接接触
時は熱膨張係数の差による応力及び変形力が大きくなる
ため好ましくない)その中央部分に封止部32の領域よ
り大きい空間部11が形成される。ダイパドル21の延
長部22に付着されるヒートシンク10の付着面(底
面)は、図5に示すように、同一平面に形成させるか、
又は、図6に示すように、ヒートシンク10がボールグ
リッドアレイ半導体パッケージの外郭上面のダイパドル
延長部22(図2(A)参照)に密着するように少し下
部を突出させて突出部12を形成することもできる。
【0017】ヒートシンク10はその放熱効率より大き
くするために、その材質として銅、銅合金、アルミニウ
ム又はステンレス等のような金属材質が使用され、ヒー
トシンク10の各角部には応力集中を緩和させるため、
40mil以上のラウンド部13を形成することが好ま
しい。このようなヒートシンク10は熱伝導性の優れた
エポキシ樹脂又は接着テープを用いて付着することがで
き、必要によっては溶接方式で付着することもできる。
又、ヒートシンク10を付着させる時、Sn/Pbが含
有したソルダを用いるソルダリング方式により付着する
と付着強度をさらに向上させることができる。又、アル
ミニウム製のヒートシンク10の表面には表面保護のた
め酸化皮膜処理(Anodizing)して薄膜を形成
させ、又、銅、銅合金製のヒートシンクに対しては、ニ
ッケル又はクロム等を使用して表面被覆することもでき
る。
【0018】本発明の一実施形態によるボールグリッド
アレイ半導体パッケージにおいては、半導体チップ30
が実装される銅又は銅合金で形成されたダイパドル21
の周縁22’の一部がパッケージの外周縁部まで延長さ
れてダイパドル延長部22が形成され、この延長部22
の上面にヒートシンク10が付着された状態で外部に露
出しているので、半導体チップ30から発生する熱はそ
の下部のダイパドル21及びパッケージ外部に延長され
た延長部22を経てヒートシンクを介して放出される。
即ち、ヒートシンク10の外部に露出した全体表面から
熱が外部へ放出されるので効率的である。本発明の他の
実施形態になるボールグリッドアレイ半導体パッケージ
においては、前述した本発明による一パッケージ構造に
加え、従来の例でのような貫通めっきスロット23をP
CB基板20に形成して、半導体チップ30の作動中に
発生する熱を効率的に放出させることができる。
【0019】
【発明の効果】以上詳細に説明したように、本発明のヒ
ートシンク付着ボールグリッドアレイ半導体パッケージ
によると、半導体チップの回路動作時に発生する熱がヒ
ートシンク又はヒートシンク及び貫通スロットを介して
効率的に外部へ放出されるので、パッケージの性能向上
及び寿命延長の効果があることはもちろん、半導体チッ
プの動作中のエラー発生及び機能低下が殆どない。
【図面の簡単な説明】
【図1】本発明の一実施形態になるボールグリッドアレ
イ半導体パッケージの断面図である。
【図2】本発明の一実施形態になるPCB基板を示すも
ので、(A)はPCB基板の平面図、(B)はA−A線
についての断面図である。
【図3】本発明の他の実施形態になるPCB基板を示す
もので、(A)はPCB基板の平面図、(B)はB−B
線についての断面図である。
【図4】本発明のボールグリッドアレイ半導体パッケー
ジに付着される環状のヒートシンクの一実施形態を示す
平面図である。
【図5】図4の線C−Cについての断面図である。
【図6】本発明のボールグリッドアレイ半導体パッケー
ジに付着される環状のヒートシンクの他の実施形態を示
す断面図である。
【図7】従来の通常のボールグリッドアレイ半導体パッ
ケージの断面図である。
【符号の説明】
10 環状のヒートシンク 11 空間部 12 突出部 13 ラウンド部 20 PCB基板 21 ダイパドル 22 ダイパドルの延長部 22’ ダイパドルの周縁 23 貫通めっきスロット 24 ボンドフィンガー 25 ソルダマスク 30 半導体チップ 31 ボンドワイヤー 32 封止部 33 熱伝導性樹脂 40 ソルダボール

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 上面にダイパドルが形成されたPCB基
    板と、前記ダイパドル上に固着された半導体チップと、
    該半導体チップのボンドパッドと前記PCB基板のボン
    ドフィンガーとを電気的に接続するボンドワイヤーと、 前記PCB基板上で前記半導体チップとボンドワイヤー
    をモールドして保護する封止部と、 前記PCB基板の下面に溶着され、パッケージの入出力
    端として使用される複数のソルダボールと、 前記PCB基板の上面のダイパドルから前記封止部の外
    方まで延設されたダイパドル延長部と、 前記封止部を取り囲み、かつ、前記ダイパドル延長部に
    付着させたヒートシンクとを備えたことを特徴とするヒ
    ートシンク付着ボールグリッドアレイ半導体パッケー
    ジ。
  2. 【請求項2】 PCB基板の半導体チップが実装される
    部位に放熱用貫通めっきスロットが一つ又はそれ以上形
    成されることを特徴とする請求項1記載のヒートシンク
    付着ボールグリッドアレイ半導体パッケージ。
  3. 【請求項3】 ダイパドル及びダイパドル延長部は、高
    熱伝導性を有する銅又は銅合金で一体に形成され、か
    つ、パッケージの外周縁部の一部又は全体に延長されて
    いることを特徴とする請求項1又は2記載のヒートシン
    ク付着ボールグリッドアレイ半導体パッケージ。
  4. 【請求項4】 ダイパドル延長部の上面にヒートシンク
    の接着力強化用ニッケル(Ni)又はニッケル/金(N
    i/Au)鍍金層が形成されることを特徴とする請求項
    1〜3のいずれか一つに記載のヒートシンク付着ボール
    グリッドアレイ半導体パッケージ。
  5. 【請求項5】 ヒートシンクが環状であって、封止部と
    直接接触しないようにその中央部分に封止部の領域より
    大きい空間部を有することを特徴とする請求項1〜4の
    いずれか一つに記載のヒートシンク付着ボールグリッド
    アレイ半導体パッケージ。
  6. 【請求項6】 環状ヒートシンクの各角部が40mil
    以上のラウンド部に形成されて、ヒートシンクの各角部
    に対する応力集中を緩和させることを特徴とする請求項
    5記載のヒートシンク付着ボールグリッドアレイ半導体
    パッケージ。
  7. 【請求項7】 ヒートシンクが、銅または銅合金で形成
    され、前記ヒートシンクの表面保護のため、その表面が
    ニッケル(Ni)またはクロム(Cr)で表面被覆され
    ていることを特徴とする請求項1〜6のいずれか一つに
    記載のヒートシンク付着ボールグリッドアレイ半導体パ
    ッケージ。
  8. 【請求項8】 ヒートシンクが、アルミニウムで形成さ
    れ、前記ヒートシンクの表面保護のため、その表面が酸
    化膜処理(Anldizing)されたことを特徴とす
    るヒートシンク付着ボールグリッドアレイ半導体パッケ
    ージ。
  9. 【請求項9】 熱伝導性エポキシ、接着テープ、金属間
    溶接及び錫/鉛(Sn/Pb)ソルダリングでなる群か
    ら選択されるいずれかの付着手段により、ヒートシンク
    をダイパドル延長部に付着したことを特徴とする請求項
    1〜8のいずれか一つに記載のヒートシンク付着ボール
    グリッドアレイ半導体パッケージ。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100604329B1 (ko) * 1999-04-13 2006-07-24 삼성테크윈 주식회사 아이 씨 카드용 집적회로 조립체
JP2008060172A (ja) * 2006-08-29 2008-03-13 Toshiba Corp 半導体装置
JP2008071934A (ja) * 2006-09-14 2008-03-27 Fujitsu Ltd 半導体装置およびその製造方法
WO2014106879A1 (ja) * 2013-01-07 2014-07-10 パナソニック株式会社 放熱部材を備えた半導体装置

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6097089A (en) 1998-01-28 2000-08-01 Mitsubishi Gas Chemical Company, Inc. Semiconductor plastic package, metal plate for said package, and method of producing copper-clad board for said package
US5859475A (en) * 1996-04-24 1999-01-12 Amkor Technology, Inc. Carrier strip and molded flex circuit ball grid array
JP3679199B2 (ja) * 1996-07-30 2005-08-03 日本テキサス・インスツルメンツ株式会社 半導体パッケージ装置
JPH1065039A (ja) * 1996-08-13 1998-03-06 Sony Corp 半導体装置
US6432751B1 (en) * 1997-04-11 2002-08-13 Matsushita Electric Industrial Co., Ltd. Resin mold electric part and producing method therefor
GB2373924B (en) * 1997-05-17 2002-11-13 Hyundai Electronics Ind Ball grid array package
TW449844B (en) * 1997-05-17 2001-08-11 Hyundai Electronics Ind Ball grid array package having an integrated circuit chip
JPH11163022A (ja) * 1997-11-28 1999-06-18 Sony Corp 半導体装置、その製造方法及び電子機器
JP3460559B2 (ja) * 1997-12-12 2003-10-27 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US5969427A (en) 1998-02-05 1999-10-19 Micron Technology, Inc. Use of an oxide surface to facilitate gate break on a carrier substrate for a semiconductor device
US6314639B1 (en) * 1998-02-23 2001-11-13 Micron Technology, Inc. Chip scale package with heat spreader and method of manufacture
US7233056B1 (en) 1998-02-23 2007-06-19 Micron Technology, Inc. Chip scale package with heat spreader
US5889324A (en) * 1998-03-30 1999-03-30 Nec Corporation Package for a semiconductor device
US5929514A (en) * 1998-05-26 1999-07-27 Analog Devices, Inc. Thermally enhanced lead-under-paddle I.C. leadframe
US6404067B1 (en) 1998-06-01 2002-06-11 Intel Corporation Plastic ball grid array package with improved moisture resistance
US6084297A (en) * 1998-09-03 2000-07-04 Micron Technology, Inc. Cavity ball grid array apparatus
JP2002533914A (ja) * 1998-12-18 2002-10-08 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 集積回路と伝送コイルを備えるデータキャリアモジュール
US6081429A (en) 1999-01-20 2000-06-27 Micron Technology, Inc. Test interposer for use with ball grid array packages assemblies and ball grid array packages including same and methods
US6061242A (en) * 1999-02-25 2000-05-09 Micron Technology, Inc. Die paddle heat sink with thermal posts
US6052045A (en) * 1999-03-12 2000-04-18 Kearney-National, Inc. Electromechanical switching device package with controlled impedance environment
KR100339020B1 (ko) 1999-08-02 2002-05-31 윤종용 반도체칩 패키징 시스템 및 이를 이용한 반도체칩 패키징 방법
US6483101B1 (en) 1999-12-08 2002-11-19 Amkor Technology, Inc. Molded image sensor package having lens holder
DE19960246A1 (de) * 1999-12-14 2001-07-05 Infineon Technologies Ag Gehäuseanordnung eines Halbleiterbausteins
US6404059B1 (en) * 2000-02-08 2002-06-11 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having a mounting structure and fabrication method thereof
USRE38381E1 (en) 2000-07-21 2004-01-13 Kearney-National Inc. Inverted board mounted electromechanical device
US6566164B1 (en) 2000-12-07 2003-05-20 Amkor Technology, Inc. Exposed copper strap in a semiconductor package
TW479334B (en) * 2001-03-06 2002-03-11 Siliconware Precision Industries Co Ltd Electroplated circuit process in the ball grid array chip package structure
US6429513B1 (en) 2001-05-25 2002-08-06 Amkor Technology, Inc. Active heat sink for cooling a semiconductor chip
JP2002353255A (ja) * 2001-05-30 2002-12-06 Moric Co Ltd 半導体チップ半田付け用ランドパターン
US7015072B2 (en) * 2001-07-11 2006-03-21 Asat Limited Method of manufacturing an enhanced thermal dissipation integrated circuit package
US6734552B2 (en) * 2001-07-11 2004-05-11 Asat Limited Enhanced thermal dissipation integrated circuit package
US6737750B1 (en) 2001-12-07 2004-05-18 Amkor Technology, Inc. Structures for improving heat dissipation in stacked semiconductor packages
ES2294279T3 (es) * 2002-03-08 2008-04-01 Kearney-National, Inc. Rele moldeado de montaje superficial y el metodo de fabricacion del mismo.
US20030178719A1 (en) * 2002-03-22 2003-09-25 Combs Edward G. Enhanced thermal dissipation integrated circuit package and method of manufacturing enhanced thermal dissipation integrated circuit package
US6566761B1 (en) * 2002-05-03 2003-05-20 Applied Micro Circuits Corporation Electronic device package with high speed signal interconnect between die pad and external substrate pad
TWI220307B (en) * 2003-10-15 2004-08-11 Benq Corp Thermal enhanced package structure and its formation method
US7250673B2 (en) * 2005-06-06 2007-07-31 Triquint Semiconductor, Inc. Signal isolation in a package substrate
WO2008096450A1 (ja) * 2007-02-09 2008-08-14 Panasonic Corporation 回路基板、積層回路基板および電子機器
KR100802393B1 (ko) 2007-02-15 2008-02-13 삼성전기주식회사 패키지 기판 및 그 제조방법
KR100923562B1 (ko) 2007-05-08 2009-10-27 삼성전자주식회사 반도체 패키지 및 그 형성방법
US8421244B2 (en) * 2007-05-08 2013-04-16 Samsung Electronics Co., Ltd. Semiconductor package and method of forming the same
TWI368956B (en) * 2007-08-10 2012-07-21 Siliconware Precision Industries Co Ltd Multichip stack structure and method for fabricating the same
US8184440B2 (en) * 2009-05-01 2012-05-22 Abl Ip Holding Llc Electronic apparatus having an encapsulating layer within and outside of a molded frame overlying a connection arrangement on a circuit board
US9147600B2 (en) 2013-01-03 2015-09-29 Infineon Technologies Ag Packages for multiple semiconductor chips
KR101311707B1 (ko) * 2013-03-26 2013-09-25 주식회사 심텍 다이스택 패키지 및 제조 방법
US20180332699A1 (en) * 2017-02-21 2018-11-15 Unlimiter Mfa Co., Ltd. Printed circuit board
CN111370378B (zh) * 2020-03-17 2022-08-05 电子科技大学 一种芯片散热器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH073675U (ja) * 1993-06-25 1995-01-20 美津濃株式会社 ゴルフクラブ用ヘッド
JPH07142627A (ja) * 1993-11-18 1995-06-02 Fujitsu Ltd 半導体装置及びその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0815193B2 (ja) * 1986-08-12 1996-02-14 新光電気工業株式会社 半導体装置及びこれに用いるリードフレーム
US5387554A (en) * 1992-09-10 1995-02-07 Vlsi Technology, Inc. Apparatus and method for thermally coupling a heat sink to a lead frame
US5371404A (en) * 1993-02-04 1994-12-06 Motorola, Inc. Thermally conductive integrated circuit package with radio frequency shielding
JPH06252285A (ja) * 1993-02-24 1994-09-09 Fuji Xerox Co Ltd 回路基板
US5482898A (en) * 1993-04-12 1996-01-09 Amkor Electronics, Inc. Method for forming a semiconductor device having a thermal dissipator and electromagnetic shielding
US5532905A (en) * 1994-07-19 1996-07-02 Analog Devices, Inc. Thermally enhanced leadframe for packages that utilize a large number of leads
US5598321A (en) * 1995-09-11 1997-01-28 National Semiconductor Corporation Ball grid array with heat sink

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH073675U (ja) * 1993-06-25 1995-01-20 美津濃株式会社 ゴルフクラブ用ヘッド
JPH07142627A (ja) * 1993-11-18 1995-06-02 Fujitsu Ltd 半導体装置及びその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100604329B1 (ko) * 1999-04-13 2006-07-24 삼성테크윈 주식회사 아이 씨 카드용 집적회로 조립체
JP2008060172A (ja) * 2006-08-29 2008-03-13 Toshiba Corp 半導体装置
JP2008071934A (ja) * 2006-09-14 2008-03-27 Fujitsu Ltd 半導体装置およびその製造方法
WO2014106879A1 (ja) * 2013-01-07 2014-07-10 パナソニック株式会社 放熱部材を備えた半導体装置
US9437517B2 (en) 2013-01-07 2016-09-06 Panasonic Corporation Semiconductor apparatus including a heat dissipating member

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