JPS60254646A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPS60254646A
JPS60254646A JP59109942A JP10994284A JPS60254646A JP S60254646 A JPS60254646 A JP S60254646A JP 59109942 A JP59109942 A JP 59109942A JP 10994284 A JP10994284 A JP 10994284A JP S60254646 A JPS60254646 A JP S60254646A
Authority
JP
Japan
Prior art keywords
outer lead
bent
package
leads
chip carrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59109942A
Other languages
English (en)
Inventor
Shitoshi Yoshida
吉田　志年司
Katsunori Kuwana
桑名　勝典
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP59109942A priority Critical patent/JPS60254646A/ja
Publication of JPS60254646A publication Critical patent/JPS60254646A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H01L23/49555—Cross section geometry characterised by bent parts the bent parts being the outer leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3421—Leaded components

Landscapes

  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）９発明の技術分野 本発明はリードレス型、所謂チップキャリア型半導体装
置の外リードの構造に関する。
（ｂ）、技術の背景 集積回路等半導体装置のパッケージは一般に第１図にそ
の断面が示されるようなパッケージ１の両側に外リード
２が配列されたＤＩＰ型が多く用いられているが、プリ
ント基板への実装密度を高めるために、両側または４方
向に外リードを出し、プリント基板の孔に挿入せずに、
プリント基板上の導体パターンに直接平面付けするフラ
ットパック型パッケージも用いられるようになった。
チップキャリア型パンケージは、さらに実装密度を高め
るためにリードレス型にしたもので、これにも前記２種
類のパッケージと同様に、セラミックとプラスチックの
両型がある。いずれの場合も第２図に示されるように、
パッケージの裏面に半田付けが可能な電極パッドが引き
出されており、これをプリント基板の導体面に直接半田
付けして接続する方法がとられている。
第２図はセラミックのチップキャリア型パンケージを示
し、３はセラミック、４はメタライズ層で、一方のメタ
ライズ層４の上に半導体チップ５がボンディングされ、
また他方のメタライズ層４はワイヤ６で半導体チップ５
と接続され、パフケージの側面を経てパッケージ下部に
下部電極として導かれている。７は蓋で鑞材８により封
止される。
この型のパッケージはプリント基板上の実装密度をＤＩ
Ｐ型パッケージの３倍以上にすることができ、フラット
パンク型パッケージよりさらに高密度実装が実現できる
。また内部リードが極めて短いので、インダクタンスや
キャパシタンス等の寄生素子効果を小さくできるため、
高速回路や高周波回路に適している。さらに軽くて、プ
リント基板への組み込みや交換も容易である。
しかし特にセラミック製のチップキャリア型パンケージ
はプリント基板に直接半田付けすると、温度サイクル時
に熱膨張係数の差により接続部に剥がれやクランクを生
じ易いので、第３図にその断面が示されるコンブライア
ントリード付のチップキャリア型パンケージをプリント
基板に直接半田付けするか、あるいはプリント基板に搭
載された専用のソケントに挿入して装着する方法が用い
られる。
（Ｃ）、従来技術と問題点 第４図は従来例によるコンブライアントリード付のチッ
プキャリア型パッケージの製造順序を示す断面図である
。
第４図（８）において、図は組立工程が終わり樹脂封止
された後の状態を示し、外リード２は真直ぐに伸びてい
る。
第４図（ｂｌにおいて、外リード２に第１の折り曲げを
行う。
第４図（Ｃ１において、外リード２に第２の折り曲げを
行う。
この場合、 ｉ、折り曲げた外リード２はスプリングバックにより外
側に拡がり、従ってプリント基板上の導体パターンに直
接平面付けする際、外リード２は密着しなくなる。
ｉｉ、折り曲げた外リード２の外側にクラックが発生す
ることがある。
等の欠点があり、何らかの対策が要望されている。
（ｄ）０発明の目的 本発明の目的は従来技術の有する上記の欠点を除去し、
加工精度が高く、かつクランクが発生しない外リードを
有するチップキャリア型半導体装置を得ることにある。
（ｅ）０発明の構成 上記の目的は、外リードの厚さ方向に凹部を設け、該凹
部が内側になるように該外リードを折り曲げてなる本発
明によるチップキャリア型半導体装置により達成される
。
本発明によれば、外リードの折り曲げ部の内側に凹部を
設けることにより、外リードのスプリングバンクとクラ
ンクの発生が防止できる。
（ｆ）５発明の実施例 第５図は本発明によるコンブライアントリード付のチッ
プキャリア型パッケージの製造順序を示す断面図である
。
第５図（ａ）において、図は組立工程が終わり樹脂封止
された後の状態を示し、外リード２は真直ぐに伸びてい
る。
第５図（ｂ）において、外リード２の折り曲げ部の内側
にプレス加工手段等により凹部を設ける。
第５図（Ｃ）において、外リード２に第１の折り曲げを
行う。
第５図（ｄ）において、外リード２に第２の折り曲げを
行う。
この場合、従来例の欠点は解消され、 ｉ、折り曲げた外リード２はスプリングバンクが防止さ
れ、従ってプリント基板上の導体パターンに直接平面付
けする際、外リード２は前記導体パターンによく密着す
る。
ｉｉ、折り曲げた外リード２の外側にクランクが発生す
ることがない。
等の好結果が確認された。
（稍００発明効果 以上詳細に説明したように本発明によれば、加工精度が
高く、かつクラックが発生しない外リードを有するチッ
プキャリア型半導体装置を得ることができる。
【図面の簡単な説明】
第１図はＤＩＰ型パッケージの断面図、第２図はチップ
キャリア型パッケージの断面図、第３図はコンブライア
ントリード付のチップキャリア型パッケージの断面図、
第４図（ａ）乃至（Ｃ）は従来例によるコンブライアン
トリード付のチップキャリア型パッケージの製造順序を
示す断面図、第５図＋ａ＋乃至（ｄ）は本発明によるコ
ンブライアントリード付のチップキャリア型パンケージ
の製造順序を示す断面図である。 図において、１はパッケージ、２は外リード、３はセラ
ミック、４はメタライズ層、５は半導体チップ、６はワ
イヤ、７は蓋、８は鑞材を示す。 第４図　菓５呵

Claims (1)

    【特許請求の範囲】
  1. 外リードの厚さ方向に凹部を設け、該凹部が内側になる
    ように該外リードを折り曲げてなることを特徴とするチ
    ンプキャリア型半導体装置。
JP59109942A 1984-05-30 1984-05-30 半導体装置 Pending JPS60254646A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59109942A JPS60254646A (ja) 1984-05-30 1984-05-30 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59109942A JPS60254646A (ja) 1984-05-30 1984-05-30 半導体装置

Publications (1)

Publication Number Publication Date
JPS60254646A true JPS60254646A (ja) 1985-12-16

Family

ID=14523016

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59109942A Pending JPS60254646A (ja) 1984-05-30 1984-05-30 半導体装置

Country Status (1)

Country Link
JP (1) JPS60254646A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4794446A (en) * 1985-10-25 1988-12-27 Mitsubishi Denki Kabushiki Kaisha Electrode device and a method for making the same
EP0538651A2 (en) * 1991-09-30 1993-04-28 Matsushita Electric Industrial Co., Ltd. Chip-type solid electrolytic capacitor and method of manufacturing the same
EP1684345B1 (en) * 2005-01-21 2013-09-25 Stanley Electric Co., Ltd. Surface mount semiconductor device
US20150001691A1 (en) * 2013-06-27 2015-01-01 Leo M. Higgins, III Packaged semiconductor device
JP2018006453A (ja) * 2016-06-29 2018-01-11 日亜化学工業株式会社 発光装置及びその製造方法、並びにパッケージの製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4794446A (en) * 1985-10-25 1988-12-27 Mitsubishi Denki Kabushiki Kaisha Electrode device and a method for making the same
EP0538651A2 (en) * 1991-09-30 1993-04-28 Matsushita Electric Industrial Co., Ltd. Chip-type solid electrolytic capacitor and method of manufacturing the same
US5390074A (en) * 1991-09-30 1995-02-14 Matsushita Electric Industrial Co., Ltd. Chip-type solid electrolytic capacitor and method of manufacturing the same
EP1684345B1 (en) * 2005-01-21 2013-09-25 Stanley Electric Co., Ltd. Surface mount semiconductor device
US20150001691A1 (en) * 2013-06-27 2015-01-01 Leo M. Higgins, III Packaged semiconductor device
US9287200B2 (en) * 2013-06-27 2016-03-15 Freescale Semiconductor, Inc. Packaged semiconductor device
JP2018006453A (ja) * 2016-06-29 2018-01-11 日亜化学工業株式会社 発光装置及びその製造方法、並びにパッケージの製造方法

Similar Documents

Publication Publication Date Title
KR960006710B1 (ko) 면실장형 반도체집적회로장치 및 그 제조방법과 그 실장방법
US4700276A (en) Ultra high density pad array chip carrier
EP0155044A2 (en) Plastic pin grid array chip carrier
JPS6134963A (ja) 集積回路チツプ・キヤリア
JPH11297889A (ja) 半導体パッケージおよび実装基板、ならびにこれらを用いた実装方法
US5138115A (en) Carrierles surface mounted integrated circuit die
US5079835A (en) Method of forming a carrierless surface mounted integrated circuit die
EP0563264B1 (en) Leadless pad array chip carrier
KR920000076B1 (ko) 반도체장치
US6791166B1 (en) Stackable lead frame package using exposed internal lead traces
JPS60254646A (ja) 半導体装置
JP3656861B2 (ja) 半導体集積回路装置及び半導体集積回路装置の製造方法
JPH06177501A (ja) メモリモジュール
JP2722451B2 (ja) 半導体装置
KR100246360B1 (ko) 마이크로 비지에이 패키지
KR100247641B1 (ko) 적층형 볼 그리드 어레이 패키지 및 그의 제조방법
JPH0121629B2 (ja)
JPH01302757A (ja) 基板集合シート
JPS58134450A (ja) 半導体装置およびその製造方法
JPH0533535B2 (ja)
KR200313831Y1 (ko) 바텀리드패키지
JPS645893Y2 (ja)
KR100355747B1 (ko) 반도체 패키지 및 이것의 제조방법
JPS60200545A (ja) 実装基板
KR100230750B1 (ko) 반도체 패키지