JP2001110943A - Ｉｃパッケージ - Google Patents

Ｉｃパッケージ

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Abstract

(57)【要約】 【課題】 調整部品をパッケージ内部に実装可能なＩＣ
パッケージを提供する。 【解決手段】 高周波ＩＣパッケージ１はそれぞれ所定
の厚さで３層のセラミック層を積層した多層構造となっ
ている。高速信号線の配線パターンは、このパッケージ
１のパターン配線領域５ａ，５ｃを介して、パッケージ
１の左右方向の二辺に形成したリード端子２と接続さ
れ、制御信号用の配線は、同じくパターン配線領域５
ｂ，５ｄを介して、パッケージの上下方向の二辺に形成
したリード端子２に接続して、それぞれ高速信号と制御
信号とを分離して取り出す構造となっている。また、第
２のセラミック層上に積層される第１のセラミック層
は、キャビティ部３に臨む上下それぞれの辺で第２のセ
ラミック層に対して中央のキャビティ部３からやや後退
して形成され、第２のセラミック層の一部に棚状のテラ
ス部１１が構成されている

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、キャビティ内に
半導体集積回路チップ、特に高周波用の半導体集積回路
チップを搭載したＩＣパッケージに関する。
【０００２】
【従来の技術】従来から、高周波半導体集積回路チップ
を高密度にプリント基板等に実装する場合に、樹脂封止
パッケージや積層セラミック型パッケージが用いられて
いる。以下、積層セラミック型パッケージを例にして、
従来のＩＣパッケージについて説明する。
【０００３】図４は、従来の積層セラミック型パッケー
ジの外観を示す平面図、図５はそのＣ−Ｃ断面図であ
る。積層セラミック型パッケージは３層のセラミック層
から構成され、それらは上から順に第１、第２、第３層
と呼ばれる。第１層、及び第２層のセラミック層１ａ，
１ｂを貫通して所定の深さのキャビティ部３が形成され
ている。キャビティ部３の大きさは、そこに搭載される
高周波半導体集積回路チップ４（以下、単にＩＣチップ
という。）の大きさ、形状や、その組み立て工程におけ
る機械精度に応じて、最適なサイズに設計されるもので
ある。このキャビティ部３はパッケージ１の中央部に形
成されており、パッケージ１の周囲４辺には、それぞれ
１３本ずつのリード端子２が形成されている。
【０００４】第１のセラミック層１ａ表面のパターン配
線領域５には配線パターンやＧＮＤパターン(図示せず)
がスクリーン印刷などによって形成され、キャビティ部
３の周囲に形成されたボンディングパッドとＩＣチップ
４の所定の電極とが、ボンディングワイヤ６によって接
続される。また、第２のセラミック層１ｂの表面には接
地電極層（ＧＮＤ層）７が印刷され、このＧＮＤ層７と
第１のセラミック層１ａのＧＮＤパターンとは必要に応
じて接続孔（via hole）８によって接続される。これら
のＩＣチップ４、パターン配線領域５、及びボンディン
グワイヤ６は、第１のセラミック層１ａの上に積層され
た枠９にセラミックの蓋(図示せず)を被せてガラスシー
ルなどによって密封され、高周波ＩＣパッケージに気密
封止構造を持たせている。
【０００５】
【発明が解決しようとする課題】上述した従来のセラミ
ックパッケージ１では、キャビティ部３内にＩＣチップ
４の搭載スペースだけしか確保されていなかった。そこ
で、パッケージ１に搭載されたＩＣチップ４の制御信号
線に、例えばインピーダンス整合や時定数調整を必要と
する場合、或いは電源のバイパスコンデンサを調整する
必要がある場合等には、パッケージ外部にこれら調整に
必要な抵抗、コンデンサ等の調整部品を配置するように
していた。
【０００６】ところが、これらの調整部品をパッケージ
外部に配置した場合には、その接続に用いられるダイス
ボンディング、ワイヤボンディング、リード端子などに
よって寄生素子が生じて、その影響により高周波回路特
性が安定しなくなるという問題があった。
【０００７】また、パッケージ搭載基板上のパッケージ
周囲に、これら調整部品の実装領域が必要となるため
に、パッケージ搭載基板の外形サイズが大きくなるとい
う問題があった。
【０００８】この発明は、上述のような課題を解決する
ためになされたもので、その目的は、調整部品がパッケ
ージ内部に実装可能なＩＣパッケージを提供することで
ある。
【０００９】
【課題を解決するための手段】この発明に係るＩＣパッ
ケージは、キャビティを有し、該キャビティ内に半導体
集積回路チップを搭載するＩＣパッケージにおいて、前
記キャビティに隣接して、前記半導体集積回路チップに
接続される電子部品を搭載可能な棚状部が形成されてい
る。
【００１０】この発明に係るＩＣパッケージは、前記パ
ッケージが少なくとも３層の絶縁層で形成され、前記キ
ャビティが第１、第２の絶縁層を貫通して形成され、前
記第１の絶縁層のうち前記キャビティに臨む縁部の少な
くとも一部を、前記第２の絶縁層のうち前記キャビティ
に臨む縁部よりも後退させることによって、前記棚状部
が形成されている。
【００１１】この発明に係るＩＣパッケージは、前記キ
ャビティの平面形状が略矩形であり、前記キャビティの
４辺の少なくとも一つに臨む前記第１の絶縁層の縁部に
前記棚状部が形成されている。
【００１２】この発明に係るＩＣパッケージは、前記棚
状部が前記キャビティの４辺のうち、互いに平行な第１
及び第２の辺に臨む前記第１の絶縁層の縁部を後退させ
ることによって形成され、前記キャビティの第１及び第
２の辺に近接して、前記半導体集積回路チップに対する
制御信号線の配線パターンが配置され、前記キャビティ
の第３及び第４の辺に近接して、前記半導体集積回路チ
ップに対する高速信号線の配線パターンが配置されてい
る。
【００１３】この発明に係るＩＣパッケージは、前記第
２の絶縁層の表面に、前記棚状部を含んで接地電極層が
形成されている。
【００１４】この発明に係るＩＣパッケージは、前記第
２の絶縁層の電子部品搭載面に金属層が形成され、該金
属層と前記第２の絶縁層以外の表面に形成された接地電
極層とが接続穴(via hole)を介して接続されている。
【００１５】
【発明の実施の形態】以下、添付した図面を参照して、
この発明の実施の形態について説明する。
【００１６】図１は、この発明の実施の形態である高周
波ＩＣパッケージの外観を示す平面図、図２は図１のＡ
−Ａ線に沿って示す断面図、図３は図１のＢ−Ｂ線に沿
って示す断面図である。
【００１７】積層セラミック型パッケージは上から見た
形が略正方形であり、また３層のセラミック層から構成
され、それらは上から順に第１、第２、第３層と呼ばれ
る。さらに、図示のパッケージ１は、従来のもの（図
４、図５）と同様に、パッケージの略中央に、第１及び
第２のセラミック層を貫通して、所定の深さのキャビテ
ィ部３が形成されている。パッケージ１の周囲４辺に
は、それぞれ１３本ずつのリード端子２が形成されてい
る。５はパターン配線領域であり、従来のものと異な
り、このパターン配線領域５では、キャビティ部３に搭
載されるチップに対する制御信号線及び高速信号線の配
線パターンが、次に詳述するようにそれぞれ互いに区分
された領域を構成している。そして、このキャビティ部
３の内部には、互いに平行な２つの辺（図１では上下の
辺）の各々に沿って所定の幅でテラス部１１が形成され
ている。
【００１８】また、第１のセラミック層１ａ上面の配線
パターン領域５は、その外縁及び内縁の対応する角を互
いに結ぶ線（図１では、破線で示す。）により、図１の
上下左右で４つの台形の領域５ａ〜５ｄに区分され、左
右の台形領域５ａ，５ｃ内には高速信号線の配線パター
ンが形成され、上下の台形領域５ｂ，５ｄ内にはチップ
に対する制御信号線の配線パターンが形成されている。
すなわち、高速信号用の配線はパッケージ１の左右のパ
ターン配線領域５ａ，５ｃを介して、図１に示すパッケ
ージの左右方向の二辺に形成したリード端子２と接続さ
れている。また、制御信号用の配線は上下のパターン配
線領域５ｂ，５ｄを介して、パッケージの上下方向の二
辺に形成したリード端子２に接続され、それぞれ高速信
号と制御信号とを分離して取り出す構造となっている。
図２には第１のセラミック層１ａの上面に形成された高
速信号用及びグランド線（ＧＮＤ）用の配線パターン５
１が示され、図３には、第１のセラミック層１ａの上面
に形成された制御信号用の配線パターン５２が示されて
いる。
【００１９】また、第２のセラミック層１ｂの上面全面
にはＧＮＤ層（接地電極層）７が形成され、第３のセラ
ミック層１ｃの上面にはメタライズ加工が施されて、中
央のキャビティ部３の底面をＩＣチップ４の搭載面とし
ている。９は、第１のセラミック層１ａの上に積層され
た枠であって、この枠９にセラミックの蓋(図示せず)を
被せてガラスシールなどによって密封して、高周波ＩＣ
パッケージに気密封止構造を持たせている。
【００２０】図２において、第１のセラミック層１ａに
より分離されたグランド用の配線パターン５１とＧＮＤ
層７とは、第１のセラミック層１ａ内に金属ペースト等
を埋め込んで形成された接続孔（ヴィアホール）８によ
って互いに接続され、インピーダンスの低減を図ってい
る。また、第１のセラミック層１ａの上面においてｄ、
キャビティ部３の周囲に形成されたボンディングパッド
とＩＣチップ４の所定の電極とは、ボンディングワイヤ
６によって接続される。
【００２１】また、第１のセラミック層１ａ上における
高速信号用の配線は、グランド線とともにコプレーナラ
インを形成する。そのライン特性は、高速信号用のスト
リップ導体の幅、ストリップ導体とその同一層上の左右
両側に設けられている接地平面導体（グランド線）との
間隔、及びその下の第２のセラミック層１ｂ上に形成さ
れたＧＮＤ層７までの距離（すなわち、誘電体基板であ
る第１のセラミック層１ａの厚さ）によって、所定の特
性インピーダンス（典型的には、５０Ω）に整合され
る。第１のセラミック層１ａ上のグランド線もまた、パ
ッケージの左右各辺に形成されたＧＮＤ端子に接続され
る。
【００２２】この実施の形態のパッケージが図５に示す
従来装置と異なる点は、図３に示されているように、第
１のセラミック層１ａのキャビティ部３に臨む上下各辺
の縁部が、第２のセラミック層１ｂに対して中央のキャ
ビティ部３からやや後退して形成されていることであ
る。逆にいえば、第２のセラミック層１ｂの一部を棚状
に突出させて、テラス部１１が構成されている。このテ
ラス部１１にも、第２のセラミック層１ｂ上面のＧＮＤ
層７が延長して形成され、その上にバイパスコンデンサ
など、調整部品を構成するチップ部品１０が搭載されて
いる。このチップ部品１０は、ＩＣチップ４、及び第１
のセラミック層１ａの上面に形成した電源線路等との間
で、それぞれボンディングワイヤ６を介して接続され
る。
【００２３】上述したように、このＩＣパッケージは、
高速信号線と制御信号線とをパターン配線領域５の互い
に分離して配置された領域から取りだすようにして、か
つキャビティ部３に臨む第２のセラミック層１ｂに棚状
のテラス部１１を形成して、調整用のチップ部品１０を
パッケージ内に搭載可能とした。したがって、パッケー
ジの外部にチップ部品１０を配置する従来のものとは異
なり、リード端子やワイヤボンディングによって生じる
寄生素子の影響を低減できる。また、チップ部品１０が
搭載されるテラス部１１には、第２のセラミック層１ｂ
のＧＮＤ層７が形成されているので、チップ部品１０の
電位的な安定性を改善して、パッケージ内に搭載される
高周波ＩＣ回路の動作の安定化に寄与する。
【００２４】さらに、調整用のチップ部品１０をパッケ
ージ内に搭載可能として、パッケージの外部にチップ部
品１０を接続しなくて済むように構成したので、小さな
スペースのパッケージ搭載基板であっても、高周波ＩＣ
パッケージを搭載することができる。
【００２５】なお、この実施の形態では、キャビティを
囲む４辺のうち、対向する二辺にテラス部１１を設けて
いるが、一辺のみ、或いは一辺の一部分にテラス部が設
けられているパッケージであっても、そこに調整用のチ
ップ部品の搭載が可能であれば同等の効果がある。
【００２６】また、４層以上のセラミック層を積層した
パッケージであって、調整用のチップ部品１０の搭載領
域とＧＮＤ層７（接地電極層）とが互いに異なるセラミ
ック層上に形成されている場合であっても、チップ部品
の搭載領域に金属層を形成し、この金属層を、その中間
のセラミック層に形成した接続孔（via hole）を介して
接地電極層と電気的に接続することによって、上述した
実施の形態と同様に、パッケージ内に搭載される高周波
ＩＣ回路の動作を安定化することができる。
【００２７】以上では、パッケージにセラミックの蓋を
被せて気密封止する構造のＩＣパッケージについて説明
したが、気密封止に代えて同様のテラス構造を備えたＩ
Ｃチップの搭載面を樹脂モールドによって樹脂で封止す
る構造のものに適用した場合でも、同様に寄生素子の影
響を低減できる。
【００２８】
【発明の効果】この発明は、以上に説明したように構成
されているので、高周波ＩＣ回路の動作を安定にでき、
そのための調整部品をパッケージ内部に実装可能なＩＣ
パッケージを提供できる。
【図面の簡単な説明】
【図１】 この発明の実施の形態に係る高周波ＩＣパッ
ケージを示す図である。
【図２】 図１のＡ−Ａ線に沿って示す断面図である。
【図３】 図１のＢ−Ｂ線に沿って示す断面図である。
【図４】 従来のセラミックパッケージの外観を示す平
面図である。
【図５】 図４のＣ−Ｃ線に沿って示す断面図である。
【符号の説明】
１ 高周波ＩＣパッケージ、 ２ リード端子、 ３
キャビティ部、 ４ＩＣチップ、 ５１ 高速信号用及
びグランド線（ＧＮＤ）用の配線パターン、５２ 制御
信号用の配線パターン、 ６ ボンディングワイヤ、
７ ＧＮＤ層、 ８ 接続孔（via hole）、 ９ 枠、
１０ 調整用のチップ部品、 １１ テラス部。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 キャビティを有し、該キャビティ内に半
    導体集積回路チップを搭載するＩＣパッケージにおい
    て、 前記キャビティに隣接して、前記半導体集積回路チップ
    に接続される電子部品を搭載可能な棚状部が形成されて
    いることを特徴とするＩＣパッケージ。
  2. 【請求項２】 前記パッケージが少なくとも３層の絶縁
    層で形成され、 前記キャビティが第１、第２の絶縁層を貫通して形成さ
    れ、 前記第１の絶縁層のうち前記キャビティに臨む縁部の少
    なくとも一部を、前記第２の絶縁層のうち前記キャビテ
    ィに臨む縁部よりも後退させることによって、前記棚状
    部が形成されていることを特徴とする請求項１に記載の
    ＩＣパッケージ。
  3. 【請求項３】 前記キャビティの平面形状が略矩形であ
    り、 前記キャビティの４辺の少なくとも一つに臨む前記第１
    の絶縁層の縁部に前記棚状部が形成されていることを特
    徴とする請求項２に記載のＩＣパッケージ。
  4. 【請求項４】 前記棚状部が前記キャビティの４辺のう
    ち、互いに平行な第１及び第２の辺に臨む前記第１の絶
    縁層の縁部を後退させることによって形成され、 前記キャビティの第１及び第２の辺に近接して、前記半
    導体集積回路チップに対する制御信号線の配線パターン
    が配置され、 前記キャビティの第３及び第４の辺に近接して、前記半
    導体集積回路チップに対する高速信号線の配線パターン
    が配置されていることを特徴とする請求項３に記載のＩ
    Ｃパッケージ。
  5. 【請求項５】 前記第２の絶縁層の表面に、前記棚状部
    を含んで接地電極層が形成されていることを特徴とする
    請求項２に記載のＩＣパッケージ。
  6. 【請求項６】 前記第２の絶縁層の電子部品搭載面に金
    属層が形成され、該金属層と前記第２の絶縁層以外の表
    面に形成された接地電極層とが接続穴(viahole)を介し
    て接続されていることを特徴とする請求項２に記載のＩ
    Ｃパッケージ。
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