JP2006210410A - 半導体装置 - Google Patents

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Abstract

【課題】自己発熱量が相当に多い半導体ペレットを使用する場合にでも、半導体ペレットからの発熱を効率よく吸収して、異常温度上昇を防止し、半導体素子の破壊や性能劣化を引き起こすことのない半導体装置を得ること。
【解決手段】半導体装置20は、熱伝導性を有する外囲器21と、この外囲器21内に収納設置される半導体ペレット22と、外囲器21の外側から覆うように設けられた熱伝導性を有する封止キャップ23とを具備する。外囲器21は、リード線接続部31と、このリード線接続部31から導出されるリード線32に通電接続された半導体ペレット22を熱伝導的に設置するペレット収納部aを備え、封止キャップ23は、ペレット収納部aを外側から覆うように取り付けられた際に、半導体ペレット22の表面に熱伝導的に接触するように設けられる突起部33を備え、半導体ペレット22からの発熱成分hを、突起部33を介して封止キャップ本体23a側へ放熱可能に設ける。
【選択図】 図2

Description

この発明は、半導体装置に係り、特にベース基板の実装面上に半導体ペレットを実装して使用するに適する半導体装置に関する。
従来、この種の半導体装置は、半導体が高集積化された半導体ペレットがベース基板上に実装されて電子部品として広く利用されている。
また、この種の高集積化された半導体ペレットは、高電力対応型が開発されるに伴なう素子の大型化により、一方では、半導体ペレットを搭載する半導体機器として大型化の傾向にある。
他方では、半導体ペレットからの発熱量の増加に伴ない放熱性の向上が図られている。
従来の半導体ペレットは、高電力対応および高集積化された半導体ペレットからの自己発熱量が増加の一歩をたどり、この発熱による半導体ペレット自体の破損や性能劣化に対する対応手段が種々取られている。
この対応手段の一つとして、従来は、高集積化された半導体ペレットからの自己発熱を、半導体ペレット自体が異常高温度になる前に空冷により冷却する手段が用いられている。この種の冷却手段を有する半導体装置として、特開平5−129516号公報(特許文献1参照)に開示されたものがある。
従来の半導体装置を図4を参照して説明する。図4は半導体装置1の縦断面図である。
この半導体装置1は、ベース基板2と、このベース基板2の内側凹部2aに実装された、比較的低発熱タイプの半導体ペレット3と、この半導体ペレット3上に導電的に配設されたバンプ電極4と、このバンプ電極4上に導電的に配置された大電力素子タイプの半導体ペレット5と、この半導体ペレット5を外側から覆い、ベース基板2との間を封止するように設けられた封止キャップ6と、この封止キャップ6の外側に熱伝導的に設けられた放熱フィン7とから構成される。
半導体ペレット3は、単結晶珪素からなる半導体基板を主体に構成され、その素子形成面に記憶回路システムを搭載した、比較的自己発熱量の小さい低消費電力型の単一能動素子で構成されている。バンプ電極4は、その両側に外部端子4aおよび4bが設けられ、両半導体ペレット3および5側にそれぞれ通電接続されている。半導体ペレット5は、熱伝導性充填剤8を介して封止キャップ6側に熱伝導的に設けられる。封止キャップ6は、その周縁部を封止剤9を介してベース基板2側に熱伝導的に配設されている。
このように構成された半導体装置1は、特に比較的高発熱タイプの半導体ペレット5からの発熱を封止キャップ6を介して放熱フィン7から積極的に放熱することができるものである。従って、半導体ペレット5からの発熱に伴なう異常温度上昇を避けることができ、半導体ペレット5が破壊したり性能劣化を起こしたりすることがないようになっている。
特開平5−129516号公報
従来の半導体装置1によれば、半導体ペレット5からの発熱に伴なう異常温度上昇を避けることができるものであるが、特に集積度の高い高電力用の半導体ペレットである、例えばGaFs−FETが用いられた場合には、自己発熱量も相当に増え放熱が間に合わなくなり、延いては半導体ペレット自体の破壊や性能劣化を引き起こす惧れがあった。
本発明は、上記の事情に鑑みてなされたもので、自己発熱量が多い半導体ペレットを使用する場合にでも、半導体ペレットからの発熱を効率よく吸収して、異常温度上昇を防止し、半導体ペレット自体の破壊や性能劣化を引き起こすことのない半導体装置を提供することを目的とする。
上記目的を達成するために、本発明によれば、熱伝導性を有する外囲器と、この外囲器内に収納設置される半導体ペレットと、上記外囲器の外側から覆うように設けられた熱伝導性を有する封止キャップとを具備し、上記外囲器は、リード線接続部と、このリード線接続部から導出されるリード線に通電接続された半導体ペレットを熱伝導的に設置するペレット収納部を備え、上記封止キャップは、上記ペレット収納部を外側から覆うように封止した際に、上記半導体ペレットの表面に熱伝導的に接触するように設けられる突起部を備え、上記半導体ペレットからの発熱成分を、上記突起部を介して上記封止キャップ本体側へ放熱可能に設けられたことを特徴とする半導体装置を提供する。
本発明によれば、自己発熱量を伴なう半導体ペレットからの発熱を効率よく吸収して、異常温度上昇を防止し、半導体素子の破壊や性能劣化を引き起こすことのない半導体装置を提供することができる。
本発明に係る半導体装置の実施形態について、添付図面を参照して説明する。
図1〜図3は、本発明の半導体装置20の実施形態を示す概要図である。
この半導体装置20は、ベース基板としての外囲器21と、この外囲器21上に実装された電力素子として用いられる半導体ペレット22と、この半導体ペレット22を外側から覆い、且つ外部から封止する封止キャップ23とから構成される。
外囲器21は、例えばCu−Mo等の熱伝導材料が用いられ、図2および図3に示すように、平板部21aと、この平板部21a上にペレット収納部aが形成されるように、平板部21aの周囲に設けられる周壁部21bと、平板部21aの両側から外側へ一体的に突出させた取付部21cとから構成される。この取付部21cには、それぞれ固定ネジ用孔21c1が設けられ、半導体装置20を搭載する図示しない設備側にネジ止め固定される。
半導体ペレット22は、例えばマイクロ波帯用大電力増幅素子として、GaAs-FETが用いられ、図3に示すように、外囲器21の平板部21aの上面ほぼ中央部に、例えば4個が一列に設置される。また、これらの半導体ペレット22は、図2に示すように、外囲器21の平板部21aに熱伝導的に設置される。
一列に配置された各半導体ペレット22には、両側からそれぞれ複数の通電用電線としての金属細線22aが導出され、両側に隣接して設置される素子としての分配合成器30に通電接続される。これらの金属細線22aは、半導体ペレット22および分配合成器30へ圧着固定して通電接続される。
これらの半導体ペレット22は、封止キャップ23側のそれぞれのペレット表面に導電膜として数十ミクロン程度の厚さの熱伝導性コーティング、例えばシリコンゲル層25が設けられる。
このシリコンゲル層25は、固有の低誘電率の特性を有し、半導体ペレット22の回路への誘電作用による誤動作等の悪影響を低減させることができる。また、このシリコンゲル層25は、ミクロンオーダの厚さにすることにより僅かなクッション性を有し、封止キャップ23が外囲器21のペレット収納部aを覆うように装着された際に、封止キャップ23の突起部33が、半導体ペレット22の表面に弾力的に接触して寸法吸収する作用を有する。
また、外囲器21の周壁部21bには、分配合成器30に面する相対向した位置にリード線接続部31がそれぞれ設けられる。各リード線接続部31は、図2に示すように、周壁部21bの相対向する側を部分的に切除して開口eが形成され、この開口eに電気絶縁層31aが埋設される。また、この埋設されたそれぞれの電気絶縁層31aには、リード線32がそれぞれ貫通して設けられ、分配合成器30側に一端側が接続された金属細線22aに通電接続される。
リード線接続部31の電気絶縁層31aには、例えばアロイ材系の電気絶縁層31aでリード線32が貫通した状態で保持されている。リード線32は、外囲器21のペレット収納部aに収納された各半導体ペレット22と通電接続された、例えば電力分配合成回路を含むセラミックス製のものである。
封止キャップ23は、図1に示すように、半導体装置20の自己発熱成分hを外部へ放熱する複数の放熱フィン23bが設けられ、封止キャップ本体23aにて外囲器21のペレット収納部aを封止するように、周囲を半田付けして、所要の密封効果が得られるように設けられる。
この半田付けの際には、ペレット収納部a内は、例えば200℃程度の温度上昇があるが、シリコンゲル層25は、耐熱性に優れて所定の特性の変質がない。
また、封止キャップ23には、銅等の熱伝導率の高い金属が用いられ、その正面が図2に示すように、半導体ペレット22の横幅よりやや広い幅を有すると共に、その平面が図3に示すように、半導体ペレット22の縦幅よりやや広い幅を有して方形状凸型に加工した突起部33が設けられる。
この突起部33は、封止キャップ23が外囲器21の外側を覆うように封止されると、ペレット収納部aに設置された複数の半導体ペレット22とそのペレット表面のシリコンゲル層25を介して熱伝導的に接触させて設けられる。
封止キャップ23の複数の突起部33は、図2に示すように、封止キャップ23が外囲器21側に封止された際に、外囲器21のペレット収納部aに設置された半導体ペレット22の表面と、図3の想像線bで示すように、熱伝導的に対向配置される。
また、ペレット収納部aは、封止キャップ23により封止された状態で、ペレット収納部a内に、窒素等の不活性絶縁ガスが所要濃度に封入され、このペレット収納部a内の温度上昇に伴なう電気ショートやスパーク発生を抑制するようにしている。
次に、半導体装置20の作用について、図1〜図3を参照して説明する。
半導体装置20を作動させると、半導体ペレット22の自己発熱成分hが周囲に放熱される。すなわち、自己発熱成分hの内、図2に示す矢印d方向への発熱成分h1が、シリコンゲル層25を介して封止キャップ23側の突起部33へ熱伝導される。
この突起部33へ熱伝導した発熱成分h1は、キャップ本体23a側へ熱伝導し、更にこのキャップ本体23aから複数の放熱フィン23b側へ熱伝導される。
放熱フィン23b側へ熱伝導した発熱成分h1は、この放熱フィン23b側から空冷により外部へ放熱される。
他方、図2に示すよう、自己発熱成分hの内、図2に示す矢印c方向への発熱成分h2は、外囲器21の平板部21a側へ熱伝導される。この平板部21a側へ熱伝導した発熱成分h2は、当該平板部21a,周壁部21bおよび複数の放熱フィン23bを介して外部へ放熱される。
従って、半導体ペレット22として比較的大容量の電力素子が用いられた場合であって、半導体ペレット22が所定温度以上にはならず、破壊や性能劣化を引き起こさない。
また、ペレット収納部a内は、異常温度上昇せず、従って、シリコンゲル層25は変質しないまま正常に作用する。すなわち、誘電率が異常に上昇したり、熱伝導率が低下したりすることがなく、特に、半導体ペレット22が、ペレット収納部a内において安定して作動する温度環境が得られる。従って、半導体装置20は、作動状態にあって安定した機能を発揮し、半導体装置20の破壊や性能劣化を未然に防止することができる。
また、半導体装置20によれば、半導体ペレット22の表面にコーティングしたシリコンゲル層25は、封止キャップ23を外囲器21側へ封止されると、封止キャップ23側の突起部33がシリコンゲル層25の表面に弾力的に押圧接触して接続状態となり、寸法誤差分を吸収することができる。従って、半導体装置20の組立性(製造性)を向上させることができる。
なお、半導体装置20によれば、外囲器21のペレット収納部aに設置された複数の半導体ペレット22を一つの突起部33により熱伝導的に組立てられたが、半導体ペレット22の個々の発熱量や耐熱性能に応じて、熱伝導量や熱伝導率の異なる突起部33を設けた構成にすることができる。
この構成を採用した場合には、封止キャップ23の突起部33が比較的大型であったり、高熱伝導率特性を有するもであると、放熱量を多くすることが可能であるので、半導体装置全体を必要以上に大型にすることなく、合理的な大きさおよび軽量化が図れる。
本発明の放熱装置の概要を示す正面図。 本発明の放熱装置の概要を示す縦断面図。 図1のA−A線に沿う断面図。 従来の半導体装置の要部断面図。
符号の説明
20 半導体装置
21 外囲器
21a 平板部
21b 周壁部
21c 取付部
21c1 固定ネジ用孔
22 半導体ペレット
22a 金属細線
23 封止キャップ
23a 封止キャップ本体
23b 放熱フィン
25 シリコンゲル層(熱伝導性コーティング)
30 分配合成器(素子)
31 リード線接続部
31a 電気絶縁層
32 リード線
33 突起部
a ペレット収納部
e 開口

Claims (4)

  1. 熱伝導性を有する外囲器と、この外囲器内に収納設置される半導体ペレットと、上記外囲器の外側から覆うように設けられた熱伝導性を有する封止キャップとを具備し、
    上記外囲器は、リード線接続部と、このリード線接続部から導出されるリード線に通電接続された半導体ペレットを熱伝導的に設置するペレット収納部を備え、
    上記封止キャップは、上記ペレット収納部を外側から覆うように封止した際に、上記半導体ペレットの表面に熱伝導的に接触するように設けられる突起部を備え、
    上記半導体ペレットからの発熱成分を、上記突起部を介して上記封止キャップ本体側へ放熱可能に設けられたことを特徴とする半導体装置。
  2. 上記封止キャップの突起部と接触する半導体ペレットの表面には、熱伝導性コーティング層を設けたことを特徴とする請求項1記載の半導体装置。
  3. 上記封止キャップには、この封止キャップ本体側から放熱フィンを一体的に設けたことを特徴とする請求項1記載の半導体装置。
  4. 上記外囲器のペレット収納部に、上記半導体ペレットおよび分配合成器を配置し、上記半導体ペレットおよび分配合成器からの発熱を封止キャップ側から放熱するようにしたことを特徴とする請求項1記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008135531A (ja) * 2006-11-28 2008-06-12 Kyocera Corp 接続端子ならびにこれを用いた電子部品収納用パッケージおよび電子装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8508036B2 (en) * 2007-05-11 2013-08-13 Tessera, Inc. Ultra-thin near-hermetic package based on rainier
US8193597B2 (en) * 2009-11-17 2012-06-05 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Acoustic device with low acoustic loss packaging
US8232615B2 (en) * 2010-02-23 2012-07-31 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Packaged device with acoustic transducer and amplifier

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5386576A (en) * 1977-01-10 1978-07-31 Nec Corp Package for semiconductor element
US5175612A (en) * 1989-12-19 1992-12-29 Lsi Logic Corporation Heat sink for semiconductor device assembly
US5227663A (en) * 1989-12-19 1993-07-13 Lsi Logic Corporation Integral dam and heat sink for semiconductor device assembly
JPH04192552A (ja) * 1990-11-27 1992-07-10 Nec Corp 半導体素子用パッケージ
JP3011510B2 (ja) * 1990-12-20 2000-02-21 株式会社東芝 相互連結回路基板を有する半導体装置およびその製造方法
US5847929A (en) * 1996-06-28 1998-12-08 International Business Machines Corporation Attaching heat sinks directly to flip chips and ceramic chip carriers
JP4251418B2 (ja) * 1999-10-06 2009-04-08 Okiセミコンダクタ株式会社 Icパッケージ
JP2003115565A (ja) * 2001-10-05 2003-04-18 Nec Yamagata Ltd 半導体パッケージ及びその製造方法
US7061100B2 (en) * 2002-04-03 2006-06-13 Matsushita Electric Industrial Co., Ltd. Semiconductor built-in millimeter-wave band module

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008135531A (ja) * 2006-11-28 2008-06-12 Kyocera Corp 接続端子ならびにこれを用いた電子部品収納用パッケージおよび電子装置

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