JPH06244056A

JPH06244056A - 半導体素子収納用パッケージ

Info

Publication number: JPH06244056A
Application number: JP36104992A
Authority: JP
Inventors: Akira Oba; 章大庭
Original assignee: Sumitomo Metal Ceramics Inc
Current assignee: Nippon Steel and Sumikin Electronics Devices Inc
Priority date: 1992-12-29
Filing date: 1992-12-29
Publication date: 1994-09-02

Abstract

(57)【要約】（修正有）【目的】搭載する半導体素子が必要とする容量との整
合性を簡単にとることができるように、小容量から大容
量まで幅広い範囲の容量値を確保・調整できる機能を内
蔵した半導体素子収納用パッケージを提供する。【構成】コンデンサーを内蔵する半導体素子収納用パ
ッケージにおいて、該パッケージを形成する基板１内部
に誘電体層５を介して上層電極３と下層電極４を設ける
と共に、該上層電極と下層電極の少なくとも一方の電極
を複数個の電極パターンで形成し、また基板表面に該電
極パターンと接続する電極端子６を設け、該電極端子間
を任意に接続することにより容量形成面積を変えて容量
値を変え得るようにした構成よりなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体素子収納用パッ
ケージに係り、より詳細には、小容量から大容量まで幅
広い範囲で容量値の調整ができる機能を内蔵した半導体
素子収納用パッケージに関する。

【０００２】

【従来の技術】半導体素子収納用パッケージは、内部に
半導体素子を収納する空所を有する基板と、該基板の空
所を覆って半導体素子を封止するリッドとを有する構成
とされていて、その付加価値を高めるために、例えば、
コンデンサー等を内蔵した構成とされている。

【０００３】ところで、該半導体素子収納用パッケージ
は、搭載される半導体素子が必要とする容量と整合する
容量値を内蔵したものが要求されている。しかし、通
常、該パッケージに内蔵される容量値は、固定容量であ
るため、該パッケージをプリント基板等に実装した後、
その周囲に容量調整用チップコンデンサーを外付けする
ことで、その整合を取っている。

【０００４】しかし、このような手法の場合、該パッケ
ージを実装するプリント基板等への実装部品点数が多く
なり、該基板構成が複雑になると共に、装置の小型化と
いう要請に対応できないという問題がある。そこで、近
年、図８に示すように、前述した容量内蔵パッケージに
おいて、予め、大きな容量を内蔵させておき、搭載する
半導体素子との整合をとるために、容量形成導体をレー
ザーやサンドブラスト等によって切断し、その電極形成
面積を変えるようにした手法が採用されている。

【０００５】すなわち、内部に半導体素子を収納する空
所を有する基板と、該基板の空所を覆って半導体素子を
封止するリッドとを有する半導体素子収納用パッケージ
において、該基板の空所（キャビティ部）に下層電極を
設け、該下層電極の上に誘電体層を介して上層電極を設
け、該上層電極の容量形成導体を切断して、その整合が
取れるようにした容量調整可能な容量内蔵パッケージが
用いられている。

【０００６】

【発明が解決しようとする課題】しかし、上述した容量
内蔵パッケージの場合、次のような問題がある。すなわ
ち、容量調整を、レーザーあるいはサンドブラストによ
る容量形成導体の切断で行うため、基板上に切断滓が残
り、該切断滓の除去・洗浄作業が必要となる。レーザーを使用する場合は、熱が発生するため、基
板上に切断滓が付着してしまう。基板上に残った切断滓が、搭載する半導体素子に付
着し、該半導体素子に悪影響を与える。等の課題がある。

【０００７】本発明は、以上のような課題に対処して創
作したものであって、その目的とする処は、搭載する半
導体素子が必要とする容量との整合性を簡単にとること
ができるように、小容量から大容量まで幅広い範囲の容
量値を確保・調整できる機能を内蔵した半導体素子収納
用パッケージを提供することにある。

【０００８】

【課題を解決するための手段】そして、上記課題を解決
するための手段としての本発明の半導体素子収納用パッ
ケージは、コンデンサーを内蔵する半導体素子収納用パ
ッケージにおいて、該パッケージを形成する基板内部に
誘電体層を介して上層電極と下層電極を設けると共に、
該上層電極と下層電極の少なくとも一方の電極を複数個
の電極パターンで形成し、また基板表面に該電極パター
ンと接続する電極端子を設け、該電極端子間を任意に接
続することにより容量形成面積を変えて容量値を変え得
るようにした構成よりなる。

【０００９】また、本発明の他の半導体素子収納用パッ
ケージは、前記発明において、複数個の電極パターンの
面積が同一、または異なった構成よりなる。また複数個
の電極パターンの接続を、電極端子を介してワイヤボン
ディング、導電性樹脂ペーストあるいはジャンパー線に
よって行うようにした構成よりなる。

【００１０】

【作用】本発明の半導体素子収納用パッケージは、基板
内に上層電極と下層電極との間に一定の容量をもったコ
ンデンサが形成されているが、該上層電極と下層電極の
少なくとも一方の電極が、複数個の電極パターンで形成
され、かつ該電極パターンに接続された対応する電極端
子が基板表面に設けられ、該電極端子間を任意に接続、
または切断することで、その容量形成面積を変えると共
に、両電極間の容量形成有効面積（上層電極と下層電極
との交差部分面積）を変えることができ、所望の容量値
を得ることができるように作用する。

【００１１】従って、本発明によれば、基板表面に設け
られた電極端子間を任意に接続、または切断するだけ
で、搭載する半導体素子が必要とする容量との整合性を
簡単にとることができる半導体素子収納用パッケージを
提供できるように作用する。

【００１２】

【実施例】以下、図面を参照しながら、本発明を具体化
した実施例について説明する。ここに、図１〜図４は、
本発明の実施例を示し、図１はパッケージの縦断面図、
図２は基板の容量内蔵部分を説明した平面図、図３は容
量調整の説明図、図４は容量調整の説明図、図５〜図７
は、本発明の他の実施例を示し、図５はパッケージの縦
断面図、図６は基板の容量内蔵部分の概略平面図、図７
は容量調整の説明図である。

【００１３】−実施例１− 本実施例の半導体素子収納用パッケージは、概略する
と、基板１とリッド２とを有し、基板１の内部に上層電
極３と下層電極４を設け、上層電極３と下層電極４およ
び誘電体層（絶縁体層）５によってコンデンサーを形成
し、上層電極３を複数個の電極パターン３ａ，３ｂ，３
ｃ・・，３_nで形成し、また基板１の表面に電極パター
ン３ａ，３ｂ，３ｃ・・，３_nに対応する電極端子６
ａ，６ｂ，６ｃ・・，６_nを設けた構成よりなる。（図
１、図２参照）

【００１４】基板１は、中央に半導体素子７を搭載・収
納するための半導体素子搭載部（キャビティ部）８を有
するセラミック基板であって、複数枚のセラミックグリ
ーンシートを積層して形成されている。そして、基板１
の内層を形成する上側（半導体素子搭載部８側）に位置
するセラミックグリーンシートの表面には低抵抗導体よ
りなる導体ペーストをスクリーン印刷して上層電極３が
形成され、また下側に位置するセラミックグリーンシー
トの表面には下層電極４が形成されている。また基板１
のワイヤボンディング部９を形成するセラミックグリー
ンシートの表面には、導体ペーストによって上層電極３
の容量取出電極１０と、下層電極４の容量取出電極１１
が印刷・形成されている。

【００１５】上層電極３は、容量調整用電極であって、
縞状に設けられた複数個の電極パターン３ａ，３ｂ，３
ｃ・・，３_nで形成されている。そして、上層の電極パ
ターン３ａ，３ｂ，３ｃ・・，３_nは、導体ペースト等
の導体で孔埋めされたビアホール１２ａ，１２ｂ，１２
ｃ・・，１２_nを介して、基板１の表面の電極端子６
ａ，６ｂ，６ｃ・・，６_nに接続され、電極端子６ａが
容量取出電極１０に接続されている。

【００１６】下層電極４は、導体ペーストがベタ印刷さ
れたベタ電極パターンで、上層電極３を形成する電極パ
ターン３ａ，３ｂ，３ｃ・・，３_nと平行に形成され、
セラミックグリーンシート（誘電体層）５と上層電極３
によってコンデンサを形成している。また、下層電極４
は、ビアホール１３を介して、基板１のワイヤーボンデ
ィング部９に導出する容量取出電極１１に接続されてい
る。

【００１７】本実施例の半導体素子収納用パッケージ
は、上層電極３と下層電極４との間に一定の容量をもっ
たコンデンサを形成している。しかし、上層電極３は、
それぞれ独立した電極端子６ａ，６ｂ，６ｃ・・，６_n
に接続される複数個の電極パターン３ａ，３ｂ，３ｃ・
・，３_nで形成されているため、コンデンサの容量値
は、上層電極３と下層電極４とのクロスした面積、すな
わち上層電極３を形成する電極パターン３ａ，３ｂ，３
ｃ・・，３_nが形成する電極パターンと、下層電極４を
形成するベタ電極パターンとのクロス部分で決まること
になる。

【００１８】従って、基板１の半導体素子搭載部に搭載
する半導体素子７が必要とする容量に整合させるため
に、この容量値を増やす必要がある場合は、必要容量値
となるように、上層電極３を形成する電極パターン３
ａ，３ｂ，３ｃ・・，３_nの容量値取出電極を形成する
電極端子６ａ，６ｂ，６ｃ・・，６_nを任意に接続する
ことにより、その調整を行うことができる。ここで、該
接続手段としては、半田ペースト１４を介してジャンパ
ー線１５（本実施例では、銅線を用いている）（図４参
照）で行うようにしている。

【００１９】すなわち、本実施例の場合、基板１の内部
に形成されている複数の電極パターン３ａ，３ｂ，３ｃ
・・，３_nで形成されている上層電極３は、それぞれ基
板１の表面の電極端子６ａ，６ｂ，６ｃ・・，６_nと接
続され、また下層電極４も基板１のワイヤーボンディン
グ部９に導出する容量取出電極１１に接続されているの
で、電極端子６ａ，６ｂ，６ｃ・・，６_n間をジャンパ
ー線１５によって短絡し、かつ上層電極３を基板１のワ
イヤーボンディング部９に導出する容量取出電極１０に
短絡することで、必要な電極形成面積を得ることができ
るように作用する。例えば、上層電極３を形成する電極
パターン３ａと下層電極４との間に形成されるコンデン
サーの容量値をＣ₁、電極パターン３ｂと下層電極４と
の間に形成されるコンデンサの容量値をＣ₂、・・・・
電極パターン３ｎと下層電極４との間に形成されるコン
デンサの容量値をＣ_nとすると、電極パターン６ａに電
極パターン６ｂを接続すると、その容量値が、Ｃ₁＋Ｃ
₂となり（図４参照）、順次、電極パターン６ａから電
極パターン６_nまで接続すると、その容量値Ｃは、最終
的に、Ｃ₁＋Ｃ₂＋・・・・・＋Ｃ_nとなり、この容量
範囲において、調整ができる。

【００２０】このように、本実施例によれば、上層電極
を複数の電極パターンに精度良く分割成形しておくこと
により、パッケージに搭載する半導体素子との整合性を
容易にとることができるように作用する。また、１つの
製造ラインでもって、異なる特性をもったパッケージ、
換言すれば、汎用性を有するパッケージを製造すること
ができる。

【００２１】−実施例２− 本実施例の半導体素子収納用パッケージは、概略する
と、実施例１のパッケージの構成において、上層電極１
６をベタ電極パターンで形成し、下層電極１７を容量形
成面積の異なる複数個の電極パターン１７ａ，１７ｂ，
１７ｃ，・・，１７_nで形成すると共に、上層電極１６
の容量取出電極を形成する電極端子１８と、電極パター
ン１７ａ，１７ｂ，１７ｃ，・・，１７_nの容量値取出
電極を形成する電極端子１９ａ，１９ｂ，１９ｃ，・
・，１９_nを、基板１のワイヤボンディング部９に設け
た構成としている。（図５、図６、図７参照）

【００２２】ここで、この容量値を増やす必要がある場
合は、下層電極１７を形成する電極パターン１７ａ，１
７ｂ，１７ｃ，・・，１７_nの容量値取出電極を形成す
る電極端子１９ａ，１９ｂ，１９ｃ，・・，１９_n間を
任意にワイヤボンディングすることにより、その調整を
行うことができる。なお、ワイヤボンディングによる結
線の代わりに、導電性樹脂ペースト、ジャンパー線その
他の結線材を用いて、容量調整用電極パターン間を結線
するようにしてもよい。

【００２３】そして、本実施例の場合、下層電極１７を
形成する複数個の電極パターン１７ａ，１７ｂ，１７
ｃ，・・，１７_nが、異なる大きさの電極パターンで形
成されているので、実施例１のパッケージに比べ、より
一層、容量の微調整ができるという利点を有する。

【００２４】ところで、本発明は、上述した実施例１，
２に限定されるものでなく、本発明の要旨を変更しない
範囲内で変形実施できる構成を含む。因みに、上述した
実施例においては、上層電極または下層電極の一方の電
極のみを複数個の電極パターンで形成した構成で説明し
たが、該上層電極と下層電極の両電極ともに複数個の電
極パターンで形成した構成としてもよい。そして、この
構成の場合、容量の調整範囲を広げることができるとい
う利点を有する。また、容量調整用電極パターン間を結
線後、容量値を減らす必要が生じた場合、電極パターン
間の結線を切断すれば良いことは言うまでもない。特
に、ワイヤボンディング、ジャンパー線の場合は切断が
容易であり、容易に微調整ができるという利点を有す
る。また、使用されるパッケージとしての形態は、ＰＧ
Ａ（ピングリットアレー）、ＤＩＰ、チップキャリヤー
タイプのみならずマザーボード（例えば、マルチチップ
モジュール）タイプにも使用できる。また、必要に応じ
て、実施例１，２の構成を組み合わせた構成としてもよ
い。

【００２５】

【発明の効果】以上の説明より明らかなように、本発明
の半導体素子収納用パッケージによれば、基板内に上層
電極と下層電極との間に一定の容量をもったコンデンサ
が形成されているが、該上層電極と下層電極の少なくと
も一方の電極が、複数個の電極パターンで形成され、か
つ該電極パターンに接続された対応する電極端子が基板
表面に設けられ、該電極端子間を任意に接続、または切
断することで、その容量形成面積を変えると共に、両電
極間の容量形成有効面積（上層電極と下層電極との交差
部分面積）を変えることができるので、任意の容量値を
内蔵したパッケージを確保でき、搭載する半導体素子が
必要とする容量との整合性を簡単にとることができると
いう効果を有する。

【００２６】また、本発明の半導体素子収納用パッケー
ジによれば、該パッケージ内に容量調整可能なコンデン
サーを内蔵しているので、該パッケージを使用すること
によって、プリント基板等への実装部品点数を少なくす
ることができ、また、同一のパッケージでもって、種々
の容量特性をもったパッケージとすることができるとい
う効果を有する。

【図面の簡単な説明】

【図１】本発明の実施例のパッケージの縦断面図であ
る。

【図２】図１の基板の容量内蔵部分の概略平面図であ
る。

【図３】図１の基板の容量調整の説明図である。

【図４】図１の容量調整の説明図である。

【図５】本発明の他の実施例を示すパッケージの縦断
面図である。

【図６】図４の基板の容量内蔵部分を説明した平面図
である。

【図７】図４の容量調整の説明図である。

【図８】従来例の概略説明図である。

【符号の説明】

１・・・基板、２・・・リッド、３・・・上層電極、３
ａ，３ｂ，３ｃ・・，３_n・・・上層の電極パターン、
４・・・下層電極、４ａ，４ｂ，４ｃ，・・，４_n・・
・下層の電極パターン、５・・・誘電体層、６ａ，６
ｂ，６ｃ・・，６_n・・・電極端子、７・・・半導体素
子、８・・・半導体素子搭載部（キャビティ部）、９・
・・ワイヤボンディング部、１０・・・上層電極の容量
取出電極、１１・・・下層電極の容量取出電極、１２
ａ，１２ｂ，１２ｃ・・，１２_n・・・ビアホール、１
３・・・ビアホール、１４・・・半田ペースト、１５・
・・ジャンパー線、１６・・・上層電極、１７・・・下
層電極、１７ａ，１７ｂ，１７ｃ，・・，１７_n・・・
上層の電極パターン、１８・・・電極端子、１９ａ，１
９ｂ，１９ｃ，・・，１９_n・・・電極端子

Claims

【特許請求の範囲】

【請求項１】コンデンサーを内蔵する半導体素子収納
用パッケージにおいて、該パッケージを形成する基板内
部に誘電体層を介して上層電極と下層電極を設けると共
に、該上層電極と下層電極の少なくとも一方の電極を複
数個の電極パターンで形成し、また基板表面に該電極パ
ターンと接続する電極端子を設け、該電極端子間を任意
に接続することにより容量形成面積を変えて容量値を変
え得るようにしたことを特徴とする半導体素子収納用パ
ッケージ。
【請求項２】複数個の電極パターンの面積が同一、ま
たは異なっている請求項１に記載の半導体素子収納用パ
ッケージ。
【請求項３】複数個の電極パターンの接続を、電極端
子を介してワイヤボンディング、導電性樹脂ペーストあ
るいはジャンパー線によって行う請求項１または２に記
載の半導体素子収納用パッケージ。